【梳理】数字设计基础与应用 第2章 组合逻辑电路的分析与设计 2.4 组合逻辑电路分析 2.5 组合逻辑电路设计 2.7 组合逻辑电路中的险象

教材：数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社
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2.4 组合逻辑电路的分析

分析组合电路的基本步骤是：
①阅读组合逻辑电路图列写逻辑表达式（必要时化简）
②列出真值表
③由真值表确定逻辑电路的逻辑功能
④对组合逻辑电路图进行评价和改进
一定要熟悉逻辑代数的基本定律，以便在列写逻辑表达式后快速而准确地化简。
例2.1的化简过程：

化简之前的表达式通过阅读电路图得出。图较为复杂时，可按下图的方法，在逻辑门的输入端标记变量，以正确读图。然后结合化简后的逻辑表达式得到真值表。注意该电路图的逻辑门是与非门，不要认错。

该电路的逻辑功能是：少数服从多数的三人表决电路。

附加例：试分析下图所示逻辑电路。

解：① 写出逻辑表达式

② 列出真值表

③ 电路的性质是：将自然二进制码转换为Gray码的代码转换电路。

2.5 组合逻辑电路的设计

1、组合逻辑电路设计是根据功能要求设计相应的逻辑电路。设计的基本要求是功能正确且电路简化。

2、组合逻辑电路的设计步骤一般是：
⑴ 由功能要求，确定输入、输出变量，列出相应的真值表及最小项表达式等。
⑵ 由设计要求，采用适当的化简及转化方法求出与所要求的逻辑门相适应的输出函数的最简表达式。
⑶ 画出与最简表达式相对应的逻辑电路图。
⑷ 仿真调试改进。
在实际的设计过程中，还需要综合多个方面考虑：“最小化电路”的要求（逻辑器件数目最少，器件种类最少，且器件之间得连线最简单）；速度要求（级数尽量少，减少延迟）；功耗小；工作稳定可靠；成本不能过高；设计周期不能太长。
列出最小项表达式后，运用逻辑代数的运算定律和卡诺图化简表达式。用与非门实现时，在卡诺图上圈1化简；用或非门，或者与或非门实现时，则圈0化简。

2.7 组合逻辑电路中的险象

1、逻辑门的传输时延、以及多个输入信号变化时刻不同步可能引起短暂的输出差错，这种现象称为逻辑电路的冒险现象（hazard），简称险象。电路中出现的短暂错误称为毛刺（glitch）。险象的持续时间虽短，但是其危害不容忽视。输出信号中的险象可以在关键领域与任务中造成不可挽回的严重后果。

2、险象分为逻辑险象和函数险象（功能险象）两类。
（1）逻辑险象：由于不同逻辑门的传输时延引起短暂的输出差错，称为逻辑险象。
（2）功能险象（函数险象）：由多个输入信号发生变化不同步引起的险象，称为功能险象。
险象又可分为静态险象和动态险象。
（1）静态险象：输入信号变化时，输入信号的变化只引起输出一个毛刺，这种险象称为静态险象。
（2）动态险象：输入信号的变化引起多个毛刺，这种险象称为动态险象。
根据静态险象毛刺的不同极性，险象分为0型险象和1型险象：
（1）0型险象：若输出稳态值为1，输出信号中的毛刺为负向尖脉冲的险象称为0型险象，通常出现在与或、与非、与或非型电路中。
（2）1型险象：若输出的稳态值为0，输出信号中的毛刺为正向尖脉冲的险象称为1型险象，通常出现在或与、或非型电路中。

3、静态逻辑现象可以用两种方法来识别：代数识别法和卡诺图识别法。
对于一个逻辑表达式，如果给定其它变量的值，就能够把表达式化简成F = A + A或F = A·A的形式，就说明分别存在0型险象和1型险象。


以c和d为例，A经过G1后会变成A’，然后与通往G2的A合并为最终的函数值L。如果不存在延时，那么L始终都应该输出1。但是，实际的电路中或多或少都总存在一些延时。如果G1到G2的信号比A直接到G2的信号慢，当A变成0后，由于另一个输入还没来得及变成1，于是G2被输入2个0，经过与运算后依然是0。因此在最终输出的信号中，电平会在G2接收到从G1到G2的1信号之前短暂变为0，而不是始终输出1。而如果A是从0变成1，G1到G2的信号虽然没有立刻由于经过非运算而变成0，但是G2仍然接收到2个1，因此输出结果仍然是1不变。
在逻辑函数的卡诺图中，如果有两个圈的交集处的线段直接相连的元素没有被另一个圈覆盖，那么对应的逻辑函数存在险象。

比如a图中，101和111两格夹着的线段是两个圈相切的部分，但是这两个格的1都没有被其它圈覆盖，那么这个函数存在险象。
两个以上的输入变量同时变化引起的动态险象（功能冒险）难以用代数识别法和卡诺图识别法进行判断。因而发现功能冒险现象最有效的方法是实验。利用示波器或数字信号分析仪仔细观察在输入信号各种变化情况下的输出信号，发现毛刺后分析原因并加以消除，这是经常采用的办法。

4、险象的消除方法有：
1.修改逻辑设计
这是消除险象的根本方法。对于简单的逻辑险象，这是一种可行的方法。但对于复杂的逻辑险象电路和其它类型的险象，采用修改逻辑设计的方法消除险象十分困难。但这并不代表复杂的逻辑电路不能通过此方法消除险象。对于在重要的场合应用的逻辑电路，在电路设计上根绝险象虽然昂贵，但也许是不得不做的。
可以通过在卡诺图上增加冗余项，把两个圈相切的线段直接连着的元素用额外的一个圈覆盖，就可以消除该处的险象。冗余项是简化函数时应舍弃的多余项，但为了电路工作可靠又需加上它。可见，最简化设计不一定都是最佳的。


2.选通法（或加封锁脉冲）
避开险象发生的时刻，等输出稳定后再读取其值。险象都是在输入变化后的很短时间内发生，且持续时间一般很短。所以等输出稳定后再读取输出，也可以避免险象造成危害。如图示电路中，尽管可能有冒险发生，但是输出端却不会反映出来，因为当险象发生时，选通信号的低电平将输出门封锁了。该方法简单易行，但令选通信号的作用时间和极性等合适并不总是很方便。目前，几乎所有的芯片都预留有专门的端口，只有这个端口给出相应的信号，输出才会被读取。

3.滤波法
采用额外的滤波电路消除输出信号中的毛刺。险象造成的毛刺持续时间短，属于高频信号，与正常信号的频率相差较大，可以用低通滤波器直接予以清除。在输出端并接一个很小的滤波电容，可对于很窄的负跳变脉冲起到平波的作用，通常足以将其幅度削弱到门电路的阈值电压以下。滤波电容增加了输出电压波形的上升时间和下降时间，使波形变坏，通常滤波电容消除险象不是一个好办法。此方法仅适用于频率较低的电路中，或电路调试的时候。