并行性与并发性

Verilog语句分为可综合语句和不可综合语句，可综合语句是指语句具有描述组合逻辑和时序逻辑的能力，即为硬件描述语言；不可综合语句用于对可综合设计进行仿真验证，即搭建Testbench等。
程序一般指命令处理器执行一系列指令的语句的集合，而硬件描述语言并不是在命令处理器处理指令，其本身描述实际上是一个数字逻辑电路，所以硬件描述语言并不是程序。
在单核处理器中，从时钟周期这一微观角度上看，指令是按顺序执行的，在操作系统中，从宏观上看，进程可以并发执行，但即使进程具有并发属性，从微观上看来，处理器还是按指令顺序执行应用程序。与并发性不同，并行性是指所有组成部分同时工作。
数字逻辑系统的设计依赖于硬件描述语言，综合出来是一个数字电路，因此，数字逻辑系统中所有的电路都是同时工作的（即为并行性）。然而仿真是一个软件行为，软件行为存在并发性而不存在并行性。
Verilog语句既包含可综合成硬件电路、具有并行性的硬件描述语言，又包含不可综合、具有并发性的仿真语言，这就是Verilog语句的双重特性。