DFF时序问题

项目中涉及到DFF构建正交二分频的问题。开始采用TSPC结构，原因在于老板坚持原来GPS收发电路中采用了TSPC进行二分频，并得到测试验证，性能可靠。问题是GPS频点固定，且频率较低。而BLE采用5GHz分频，存在一定风险。且正交二分频采用数字实现，依靠反相器实现差分时钟，其相位误差不如CML。不过既然要求，所以尝试一下。

采用的TSPC结构如Razavi RF CMOS第二版chapter10 section 6 （P697）所示TSPC结构。参数取PMOS=NMOS 1.2u/40n，时钟采用CMOS互补结构消除电荷注入影响。考虑版图因素，仿真采用RF管（RF管中提取了寄生参数，但其版图是PCELL单元统一画了保护环，反而不利于电路最优化。可以考虑RF管仿真通过后改成普通MOS再进行仿真，前仿性能一般会有所提升。）短沟道P管与N管驱动能力接近，所以调整尺寸并无太大必要。

仿真结果现实，DFF触发器功能正确，但级联以后就形成了四分频。原因何在？

仔细推导该原理图，发现不考虑DFF内部延迟的情况下，电路可以实现功能，但由于电路每一级都引入了10~20ps不等的延时，导致两个DFF的延迟接近100ps，为时钟周期的一半，所以出现了采样点的判决错误。

理想情况下，该电路中延迟为0。端每个上升沿翻转一次，实现二分频。但实际上，延迟会造成的建立过程没有跟上时钟的变化，从而导致时序错误。根据上面的推导，延迟必须满足每个时钟周期内的总延时之和不超过时钟周期的一半。

悲摧的是，测量trans仿真以后发现，TSPC的延迟为70多ps，而反相器的延迟为20ps，而时钟为200ps,所以一开始采用两级反相器整形出来的信号最终产生了四分频。即使去掉一级反相器以后，依然无法满足延时要求，电路在二分频和三分频之间跳来跳去，无法正确工作。

PS：图片后面抽空补上。