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一.DesignWare是什么

        摘自https://zhidao.baidu.com/question/473669077.html

       DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合,包括逻辑、算术、存储和专用元件系列,超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果,并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP(无需额外付费)目前已有:8051微控制器、PCI、PCI-X、USB2.0、MemoryBIST、AMBA SoC结构仿真、AMBA总线控制器等IP模块。
  DesignWare中还包括一个巨大的仿真模型库,其中包括170,000多种器件的代时序的功能级仿真模型,包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等,以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。

二.摘自http://www.eetop.cn/blog/html/46/553746-21633.html

引言:今天在论坛上看到有人困惑于synopsys designware的综合。结合自己的理解,留下日志。

在RTL设计中,经常要用到一些标准的cell(单元),有一些很简单,如普通的加法器,寄存器,常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能,往往设计起来比较麻烦,或者自己设计出来的综合后时序比较差。比如,超前进位加法器,全加器,乘法器(各种结构的乘法器),优先级编码器等等。

虽然书本上有很多的关于这些逻辑功能的电路结构或者门组成结构。但是事实上,即使按照课本来做,综合之后的电路,无论怎么样优化,都不容易达到时序要求(比较高的时钟情况下)。

所以,synopsys将这些标准的功能模块,比较复杂,时序又不好解决的问题。帮我们设计人员解决了。synopsys公司技术人员,针对这些复杂的功能模块,直接设计/优化最底层的版图,将其中的延迟优化到最小,逻辑功能可以支持到速度更高的芯片。此举可以免除很多设计人员的烦恼,当然人家也不是白做的,designware是要花钱购买的。

所以,designware在DC综合的时候没有多少优化的余地,因为DC调用的已经是designware的版图。仿真的时候都是调用synopsys提供的designware仿真库,是没办法综合的。

最后,如果应用于FPGA中的话,综合工具只有synplify_premier支持(据我所知)。其他工具是无法调用designware的

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