海思Hi3511/Hi3512硬件设计用户手册资料

本文档主要介绍了小系统外部电路要求、原理图和 PCB 设计建议、硬件设计 checklist等与硬件设计相关的内容。

资料内容介绍如下表所示：

 

1.1 Clocking 电路

Hi3511/Hi3512 系统时钟从 XIN 管脚输入，供给内部的 PLL 电路，由时钟管理模块产生系统内部所需要的相关时钟。Hi3511/Hi3512 的时钟管理模块框图如图所示。

Hi3511/Hi3512 的时钟管理模块框图

设计系统时钟电路时，有 2 种方式可以选择：
通过芯片内部的反馈电路与外部的 27MHz 晶体振荡电路一起构成系统时钟。
直接由外部的时钟电路产生时钟，通过 XIN 管脚输入。
除了系统时钟外，Hi3511/Hi3512 还通过以下时钟管脚来满足不同模块的时钟需求：
XIN24 管脚输入 24MHz 时钟，提供 OTG 时钟。
VInCK（n=0～3）管脚输入视频数据同步时钟，提供视频 Vin（n=0～3）通道时钟，频率 13.5MHz～85MHz。
RTCXIN 管脚输入 32.768kHz 时钟，提供 RTC 时钟。
PCICLK 管脚配置为输入时，可以提供 PCI 接口的时钟，频率 0MHz～66MHz。
Hi3511/Hi3512 的 PCICLK 支持主从模式，具体描述请参见《Hi3511/Hi3512 H.264编解码处理器 用户指南》。

推荐晶振连接方式及器件参数图：

电源：

不使用 USB2.0 OTG 和 RTC 模块时，可以不使用对应 24MHz 和 32.768kHz 的晶振电路，其管脚可悬空。

1.2 复位和 Watchdog 电路

Hi3511/Hi3512 的 RSTN 管脚为复位输入管脚，要求的复位信号为低电平脉冲，脉冲宽度时间大于 12 个 XIN 管脚输入的晶振时钟周期。

板级设计时，为了系统稳定，建议采用专用的复位芯片产生复位信号，用于复位Hi3511/Hi3512（一般复位脉冲宽度为 100ms～300ms）。

系统异常时，Hi3511/Hi3512 可以通过 WDGRST 管脚产生低电平脉冲，因此可以把WDGRST 管脚连接到系统复位上来复位整个系统。需要注意的是，WDGRST 管脚为OD 输出，必须外置上拉电阻。

复位和 Watchdog 典型设计电路如图所示。

1.3 JTAG Debug 接口

Hi3511/Hi3512 JTAG 接口符合 IEEE1149.1 标准。PC 可通过此接口连接 Multi-ICE 仿真器，调试 ARM CPU。JTAG Debug 接口信号如表所示。

芯片内部上拉电阻、芯片内部下拉电阻的阻值请参见《Hi3511/Hi3512 H.264 编解码处理器 用户指南》中的“DC/AC 参数”。

Hi3511/Hi3512 可以通过 TESTMODE0 管脚选择正常和测试两种工作模式，具体说明如表所示。

注：单板设计时，可以通过拨码开关选择正确的工作

JTAG 连接方式及标准连接器管脚定义如图所示

1.4 Power Supply 电路

Hi3511/Hi3512 芯片电源需求如表所示。

单板设计时，需要注意以下几点：

所有的模拟电源与数字电源之间都需要通过磁珠隔离。
模拟电源对应的模拟地与数字地之间用磁珠隔离。
当不使用 USB2.0 OTG 模块时，OTG 模拟电源和模拟地 OTGVDDA33、OTGVSSA33 可以悬空；数字电源 OTGVDD12 和 OTGVSS 不能悬空，需要分别连接到 1.2V 电源和地。
当不使用 RTC 模块时，RTCBATT 管脚可以悬空。
建议电源设计时功耗按照 30%降额设计。
每 2 个电源管脚需要放置至少 1 个 100nF 的去耦电容，每个电源可根据管脚数量放置至少 1 个 10μF 的滤波电容。