如何使用一个DSP block实现4个11位浮点型数据乘法运算

更多精彩内容,请微信搜索“FPGAer俱乐部”关注我们。

概述

随着深度学习的发展,为了解决更加抽象,更加复杂的学习问题,深度学习的网络规模在不断的增加,计算和数据的复杂也随之剧增。INTEL FPGA具有高性能,可编程,低功耗等特点,为AI应用加速提供了一种灵活、确定的低延迟、高通量、节能的解决方案。Arria10INTELFPGA第一代集成IEEE754标准单精度硬浮点DSP block,可以为高复杂度的深度学习算法提供高精度,高能效的乘法运算。

深度学习算法复杂度高,需要进行大量的乘法运算,如实现一个卷积核为5*5的特征提取,需要进行25*25次乘法运算,而随着特征提取量的增加,乘法运算也将成倍的增长。因此乘法器资源是实现深度学习算法的重要评估资源,本主要介绍如何基于Arria10的一个18*18的乘法器实现两个11*11的浮点mini-fp运算,从而4倍提高DSP block资源。

原理分析

Arria10可变精度的DSP Block支持配置为两个18*18或者18*19定点乘法器,进行18*18乘法运算时,如图1所示,将输入拆分为低6位,中6位,高6位,进行运算分析。

            如何使用一个DSP block实现4个11位浮点型数据乘法运算_第1张图片

图1 18*18乘法器运算

则对应的运算结果如下表所示:

乘法器输入

乘法器输入

结果

6

6

0-11

6

6

6-17

6

6

12-23

6

6

6-17

6

6

12-23

6

6

18-29

6

6

12-23

6

6

18-29

6

6

23-35

将中6位输入全设为0,则可以得到对应的输出结果如下表所示:

乘法器输入

乘法器输入

结果

6

6

0-11

6

6

0

6

6

12-23

6

6

0

6

6

0

6

6

0

6

6

12-23

6

6

0

6

6

23-35

当高6位及低6位为带符号位的输入数据时,进行符号位提取,则剩余的实际数据有效位为5位,因此低6*6位及高6*6位的乘法结果最高有效位均为10位,进行两个结果的加法运算,可以保证结果在12-23位以内,不会对高6*6位乘法结果造成影响。因此Arria1018*18的乘法器支持进行符号位提取后的两个6*6的乘法运算,图2是对应的仿真结果,乘法结果对应延时2个时钟周期。

如何使用一个DSP block实现4个11位浮点型数据乘法运算_第2张图片

2 modelsim 仿真结果

浮点型数据如图3所示,包含符号位S,指数位E及尾数位M

                                   

3 浮点型数据组合

进行浮点型数据乘法运算,如图4所示。


如何使用一个DSP block实现4个11位浮点型数据乘法运算_第3张图片

图4 浮点型数据乘法

需要进行指数相加,尾数相乘,乘法结果取整及指数的调整。11位的浮点型数据尾数及指数各占5位,因此进行乘法运算仅需要进行包含符号位6位的数据相乘及对应的处理即可。Arria10DSPblock可支持配置为218*18乘法器,而一个18*18的乘法器可以实现两个6*6的乘法运算,因此一个DSPblock可以实现411位浮点型数据mini-FP的乘法运算。

本文转载自骏龙科技优先公司公众号,如涉及侵权,请私信小编删除。

============华 丽 的 分 割 线============

想加入我们FPGA学习交流群吗?可以长按或扫描以下二维码,审核通过后我们邀请您加入

这些微信群旨在打造一个提供给FPGA工程开发人员及兴趣爱好者(统称“FPGAer”)进行技术交流、答疑解惑和学习的平台。而且我们也将会通过网络举办FPGA技术讲座,分享相关研究文献 


了解更多FPGA知识可以长按或扫描以下二维码关注FPGAer俱乐部



你可能感兴趣的:(如何使用一个DSP block实现4个11位浮点型数据乘法运算)