高速接口---基础篇（一）

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输入输出局限：

早期的并行总线，接口的数据对齐问题影响设备的有效通信。在大通量复杂信号通讯的情况下，传输速度要求越高，信号延迟管理越来越困难。

破局：

一、芯片之间：采用差分信号来提高通信速度。

单端信令，2个IC通过单一信号线进行连接，信号与指定电压范围或者参考电压进行比较。
差分信令，是利用两根信号线之间的电压进行比较，抗干扰能力强，有助于保持恒定的IC驱动电流。

二、芯片内部：系统同步、源同步、自同步

1、系统同步：两片IC使用同一个时钟通信

2、源同步：发送数据时候发送一个时钟，在目的芯片接收的数据必须从接收时钟转移到全局时钟域中，时钟域数量剧增，总线吃紧。

3、自同步：发送IC产生的数据流包含数据和时钟

 自同步中的时序模型如下

自同步主要模块：并串转换、串并转换、时钟数据恢复

并串转换：主要是 可装载移位寄存器 和 回转选择器

串并转换：

时钟/数据恢复：时钟恢复无法产生一个共用时钟或者同数据一起发送时钟。作为替代，由锁相环（PLL）合成出一个与输入串行信号的时钟频率一致的时钟。

锁相环：根据参考时钟和输入信号来产生锁定于输入信号的新时钟。

并行传输过程中。经常用额外的控制信号线为数据赋予不同的意义。

串行域中，用标志将数据与空闲区分开，还可以将数据标记成不同的信息类型。