CMOS逻辑电路
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第6章CMOS逻辑电路
现在我们已经学习了逻辑网络的理论和实践这两个方面的内容，下一步我们将看看如何
用称为C M O S的工艺来产生现代数字逻辑网络。这种特殊的逻辑种类可使我们在一小片硅片
上设计出极其密集的数字电路，它构成了现代计算机芯片的基础。本章将重点讨论如何用数
字开关逻辑基础来构造C M O S逻辑门。
6.1 CMOS电子电路
C M O S是单词的首字母缩写，代表互补的金属氧化物半导体(Complementary Metal-Oxide-
S e m i c o n d u c t o r )，它指的是一种特殊类型的电子集成电路( I C )。集成电路是一块微小的硅片，
它包含有几百万个电子元件。术语I C隐含的含义是将多个单独的集成电路集成到一个电路中，
产生一个十分紧凑的器件。在通常的术语中，集成电路通常称为芯片，而为计算机应用设计
的I C称为计算机芯片。
虽然制造集成电路的方法有多种，但对于数字逻辑电路而言C M O S是主要的方法。桌面
个人计算机、工作站、视频游戏以及其它成千上万的其它产品都依赖于C M O S集成电路来完
成所需的功能。当我们注意到所有的个人计算机都使用专门的C M O S芯片，如众所周知的微
处理器，来获得计算性能时， CMOS IC的重要性就不言而喻了。C M O S之所以流行的一些原
因为
• 逻辑函数很容易用C M O S电路来实现。
• C M O S允许极高的逻辑集成密度。其含义就是逻辑电路可以做得非常小，可以制造在极
小的面积上。
• 用于制造硅片C M O S芯片的工艺已经是众所周知，并且C M O S芯片的制造和销售价格十
分合理。
这些特征及其它特征都为C M O S成为制造I C的主要工艺提供了基础。
在本书中，我们将C M O S作为学习在电子网络中如何实现逻辑功能的工具。我们之所以
选择C M O S是因为它允许我们用简单的概念和模型来构造逻辑电路。而理解这些概念只需要
基本的电子学概念，所以我们不会因为过多的细节问题而陷入重围。
本章的重点对于理解现代数字逻辑设计至关重要。我们将部分重点内容列出如下：
• 数字逻辑电路用低电压和高电压来表示逻辑0和1的值。
• 电子电路可看成基本的逻辑单元。基本逻辑单元具有已定义的面积，带有输入和输出连
接。经过单元的延迟由物理构成来确定。
• 系统是通过将单元连接在一起产生的。每个单元的大小和形状对于系统设计都十分重
要。
这些概念通常可应用于所有类型的数字系统，而不是仅仅用于C M O S产生的系统。但在
C M O S的发音为s e e - m o s s
C M O S电路中，这些概念是很容易理解的，而本章资料的设计使你可以理解当前文档中许多
高级的论题。
6.2 电子逻辑门
现在我们将问题转向行为类似于逻辑门的电路的设计。通过参考图6 - 1 a所示的反相器
( N O T )门，我们可以理解主要的概念。假设我们想产生一个实现N O T函数的电子网络。逻辑
上，当输入为A时，反相器产生的输出为
-A
；采用电压方式该电路应实现同样的运算。图6 - 1 b
所示的符号中包含了电参数的变化。在此情形下，我们加入一个电源VD D。它用来为电路提供
电能。同样地，底部的地线为电流流回电源提供一个返回路径。
我们已经用电压代替了逻辑变量。输入电压表示的是输入变量A，而输出电压Vo u t为门的
输出。对于反相器该结果为
-A。输入电压被施加到从外界连接到电路的导线上。为了描述电路
的行为，我们将图6 - 2 a中的真值表用图6 - 2 b的电压表来代替。回忆起第4章中逻辑0和1的理想
定义值为：
逻辑0 <==> 0v
逻辑0 <==> VD D
注意到输入电压Vi n= 0 v时，必然给出输出电压Vo u t=VD D，而Vi n=VD D将产生Vo u t= 0 v，这两者可
用于构造图6 - 2 b的表格。通过观察，我们知道这两个真值表是等效的。
图6-1 反相器的电特征
图6-2 理想的布尔到电压的转换
至此我们可以得出一个重要的结论。由于地线是逻辑0的理想电压，而电源VD D为逻辑1的
理想电压，因此我们用一个简单的开关来产生N O T电路，而该开关将输出连接到地线或电源
VD D，如图6 - 3所示。开关的状态(向上或向下)必须由输入电压Vi n的值来控制，以确保其操作正
确无误。在C M O S中开关动作是用成为晶体管的电子器件来实现的。这些内容将在7章中加以
讨论。
132 数字系统设计基础教程
a) 逻辑符号b) 电参数
a) NOT真值表b) 电等效
逻辑1电压
逻辑0电压
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图6-3 反相器输出的电气视图
6.3 MOSFET
首字母缩写词M O S F E T代表金属氧化物半导体场效应晶体管( M e t a l - O x i d e - S e m i c o n d u c t o r
F i e l d - E ffect Tr a n s i s t o r )。在C M O S数字逻辑电路中， M O S F E T是作为开关来使用的电子器件。
虽然它的名称有些让人望而生畏，但M O S F E T的结构和运算可通过静态物理学的基本理论来
理解。从我们的观点来看， M O S F E T可建模成一个处于O P E N或C L O S E D状态的简单的开关；
它的动作与接通和关闭房间内的电灯开关非常类似，除了它是用逻辑信号控制电子对应物这
一点不同外！
图6 - 4表示的是一种基本的M O S F E T的电路符号。这种特殊
的器件称为n沟道M O S F E T，或简称为n F E T，因为它依靠负电荷
来产生电流的。该器件有三个端口，分别标为栅极(g a t e)，漏极
(d r a i n)，和源极(s o u rc e)。注意栅极被指定为“控制”电极。本
质上，加到栅极的电压决定了是否有电流从漏极流到源极。换
句话说，符号中所示的电流I的值是由加到栅极的电压值决定的。
栅极指定为控制端是理解将晶体管操作看作逻辑开关的关键。
n F E T的电气操作由图6 - 5来归纳。用电子学术语来说，就
是加于栅极和源极的电压VG S 控制了F E T的操作。对于我们希望达到的目的，我们只要考虑
电压VG S的两个值。在图6 - 5 a中，栅极到源极之间所加的电压为VG S= 0 v。这将导致漏极和源极
第6章C M O S逻辑电路133
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逻辑1
输入输出
逻辑0
开关的位置(向上或向
下)由输入来控制
a) 结构b) 逻辑0输入c) 逻辑1输入
图6-4 n-沟道MOSFET
(nFET)的电路符号
漏极
漏极
栅极
(控制)
电流
a) Cutoff ( O F F ) b) Active(ON)
图6-5 电流流经nFET
I流
其含义为VG S等于栅极的电压减去源极的电压。
之间流经的电流为零( I = 0 )，此时晶体管的状态称之为关断(c u t o ff)；物理上，I= 0等效于两个端
点之间没有连接。作为选择，我们可将晶体管状态简称为O F F。另一方面，如果栅极到源极
的电压设置为高值VG S=VD D,电流I就可以流动，它从漏极进入并从源极流出。当有电流在两个端
点之间流动时，两个端点在电气上是相连接的。这可由图6 - 5 b来表示。在此情形下，晶体管被
说成是激活的(A C T I V E)或O N。
由于晶体管具有O N和O F F (例如，控制器件阻断或允许电流流动)的功能，使得M O S F E T成为
一个理想的电子开关类型。虽然晶体管描述起来有些复杂，但是当只需要关心M O S F E T的
ON/OFF 特征时，我们可以引进图6 - 6所示的理想开关模型。在此模型中，栅极电压已用一个逻辑
变量来代替。逻辑变量的值决定了开关的状态处于OPEN 或是C L O S E D。处于OPEN 状态的开关
不允许有电流流过，它对应于晶体管的关断状态，如图6 - 6 a所示。相反地，CLOSED 开关允许电
流在漏极和源极之间流动，它描述的是一个A C T I V E或O N状态的晶体管；这种情形如图6 - 6 b所示。
图6-6 作为受控开关的nFET的特征
为了定义开关的操作，应注意到电压VG S= 0 v将把M O S F E T关断。逻辑上，它指的是栅极
输入G= 0时具有等同的效果，所以在此情形下开关的状态为O P E N。相反地，如果VG S=VD D，对
应的理想值为G= 1，那么M O S F E T的状态为A C T I V E，故开关处于C L O S E D状态。开关本身被
称为电压控制的器件或逻辑控制的器件，这由我们描述中采用的是电压值还是逻辑变量值来
决定的。开关的特征归纳于图6 - 7中。
图6-7 nFET的开关模型
虽然仅仅使用n F E T来构造逻辑电路是可行的，但C M O S设计也依赖于另外一种晶体管，
“互补” M O S F E T，它采用正电荷来形成电流。这个第二种晶体管称为p沟道M O S F E T，或简
称为p F E T，它是n F E T在电气和逻辑上的补码。其确切的含义是什么呢？所有的电压极性( +端
和-端)以及电流流动方向都与n F E T相反。并且控制属性与n F E T的控制属性也相反。
图6 - 8表示的是p F E T的电路符号，注意它与n F E T所用的符号具有相同的特征，除了在
p F E T的栅极有一个反相的气泡不同外。这使得我们可以将它与n F E T区别开来，但更为重要的
是它暗示着施加于栅极的逻辑控制将与我们讨论过的n F E T的情形具有相反的效应。同样应注
134 数字系统设计基础教程
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a) OPEN开关b) CLOSED开关
a) 电路符号b) 开关模型
电流流向
开关由G的
值来控制
意的是源极和漏极是颠倒的，故电流是从源极流入并从
漏极流出。
由于p F E T与n F E T相反，故该器件的工作特征可以仅
仅通过颠倒n F E T中讨论过的所有事情来理解。对于
p F E T的情形，控制器件行为所用的是源极到栅极的电压
VS G(源极的电压减去栅极的电压)。如果源极到栅极的电
压为V S G= V D D，那么晶体管允许电流流动，它处于
A C T I V E或O N的状态。如果源极到栅极的电压较小，为
VS G= 0 v，那么p F E T处于C U TO F F (或简称为O F F )状态，此
时没有电流流过晶体管。p F E T的操作归纳于图6 - 9中。与n F E T对应的图6 - 5相比较，我们看到
开关的动作是完全相反的。再强调一次，这是因为n F E T与p F E T是互补的电子器件。
图6-9 电流流经pFET
作为选择，我们可以引进p F E T逻辑开关模型的符号，其中栅极的电压可理解为逻辑变量G，
而G的值( 0或1 )决定了p F E T开关的状态是O P E N还是C L O S E D。p F E T的开关符号如图6 - 1 0所示，
它与n F E T所用的开关符号相同，除了它的栅极有一个反相的气泡这一点不同外。这使得我们想
起了p F E T的栅极具有与n F E T栅极相反的特征。p F E T的操作十分简单。如果G= 0，那么开关的
状态为C L O S E D，而逻辑值G= 1将产生一个状态O P E N的开关。这些特征归纳于图6 - 11中。
图6-10 pFET开关等效物
图6-11 pFET的开关特征
第6章C M O S逻辑电路135
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图6-8 p沟道MOSFET(pFET)
的电路符号
a) Active(ON) b ) C u t o ff ( O F F )
a) 电路符号b) 开关模型
a) CLOSED开关b) OPEN开关
源极
源极
电流
栅极
(控制)
电流流向
6.4 CMOS中的N O T函数
逻辑电路就是设计来完成逻辑功能的电子网络。虽然电子电路的分析超出了本书讨论的
范围，但逻辑门的操作和概念可通过简单的模型来理解。
首先考虑如何产生一个电子逻辑门。一个描述逻辑门操作的简化了的开关模型表示在图
6 - 1 2中。在此网络中，逻辑门的输出连接到一个开关上，而开关的位置由输入来控制。正如
图中所画的，开关的位置可以是U P或D O W N，由加到输入端的电压来决定。
我们用此模型来构造一个反相器( N O T )电路。开关的操作可由图6 - 1 2所示的两种情形来归
纳。当输入为0时，输出将为1，故开关必须连接到VD D上以得到逻辑1 [注意图6 - 1 2 a ]。与之相
反，当输入端加1时应该将输出连接到地以产生逻辑0输出，如图6 - 1 2 b所示。值得注意的是下
面所示的操作方式。
• 输出逻辑值对应于输出端测量的电压值。地和电源提供了这些输出电压值。
• 开关的状态( U p或D O W N )由输入的值来控制。
正如我们下面将看到的，这些通用的原理可用来帮助我们用简单的M O S F E T排列产生出
许多不同的逻辑门。
图6-12 反相器操作的电子开关视角
6.4.1 互补对
C M O S逻辑电路使用的是排列成互补对的n F E T和p F E T晶体管。这就是首字母缩写词
C M O S中“C”的由来。互补对由一个n F E T和一个p F E T组成，它们的栅极连接在一起形成一
个信号端，如图6 - 1 3 a所示。共同的门信号同时控制着这两个晶体管。但是，由于这两个晶体
136 数字系统设计基础教程
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a) 逻辑0输入b) 逻辑1输入
a) nFET/pFET互补对b) 栅极电压为低c) 栅极电压为高
图6-13 FET的互补对
管具有相反的特征，这个互补对可产生一个有用的特征，即一个晶体管的状态为O N而另一个
晶体管的状态为O F F。当G= 0时，p F E T为O N而n F E T为O F F，如图6 - 1 3 b所示。如果G= 1，那
么情形正好相反： p F E T为O F F而n F E T为O N；这可从图6 - 1 3 c中看出。术语“互补”就是因为
这种行为与门信号G的值无关而被采用。
互补对的操作可以通过M O S F E T开关模型来理解。图6 - 1 4所示的是用逻辑控制的开关以
相同的排列代替晶体管的情形。当所加的控制信号G= 0时， p F E T开关的状态为C L O S E D而
n F E T开关的状态为O P E N。与之相反， G= 1将导致相反的情形，此时p F E T开关为O P E N而
n F E T开关为C L O S E D。互补对的一个重要的特征就是一个稳定的G值产生的输出的情形总是
一个开关为打开的，而另一个开关为关闭的。
图6-14 互补MOSFET对的开关行为
在基本的C M O S电路中，逻辑门的每个输入都连接到一个互补对上。一个单输入的逻
辑门，比如反相器，是由两个M O S F E T (一对)组成的，而一个2-输入的逻辑门需要4个晶
体管(两对)，以此类推。互补对用于在输出与电源或输出与地之间产生电流流动的路径。
这使得C M O S逻辑电路具有许多独特的特征。从逻辑的角度来看，互补对的使用为仅仅通
过n F E T和p F E T晶体管对的适当排列来设计基本的和复合的逻辑门提供了一个简单的方
法。
6.4.2 CMOS反相器
C M O S反相器实现的是N O T运算，它通过在电源和地之间将一个互补的M O S F E T对连接
在一起并提供一个公用的输出端来构成，如图6 - 1 5所示。图中反相器的输入标为A，而输出标
为
-A。
反相器的操作可通过在电路中采用互补对
的开关属性来理解。首先考虑图6 - 1 6 a 所示
A= 1的情形。此时pFET Mp的状态为O F F，其
作用可看作是一个断开的开关；它将断开电
源和输出的连接。另一方面， nFET Mn的状
态为O N。由于M n实际上是一个接通的开关，
所以输出连接到地，产生0 v输出。当然，这
就等效于输出为逻辑0。这样，我们看到输入
A= 1时将产生希望的输出
-A
= 0。
第6章C M O S逻辑电路137
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a) nFET/pFET互补对b) 输入G = 0 c) 输入G = 1
图6-15 CMOS反相器
图6-16 CMOS反相器的操作
对于输入A= 0的情形(如图6 - 1 6 b所示)，情形正好相反。现在M p为O N，它提供了输出和电
源之间的连接。由于M n为O F F，故输出电压的值为VD D，即输出为逻辑1。这样，输入A= 0产
生输出
-A= 1，我们的分析到此结束。
N O T逻辑门的简单性是值得回顾的。仅仅使用两个F E T (或者，等效地，一个互补对)，我
们就可以产生一个实现逻辑N O T运算的电子网络。N O T行为来源于用作互补对的M O S F E T的
特征。这些论述的结果为我们提供了更深入地研究C M O S逻辑结构的可能性。在C M O S逻辑结
构中，我们将看到，用N O T运算作为设计更为复杂(和有用)逻辑门的基础将会十分简单。
6.5 采用M O S F E T的逻辑形式
用于构造N O T运算的方法可加以扩展用于
设计N O R和N A N D逻辑电路。为了构造这一
“种类”的逻辑门，对于有三个输入变量A , B ,和
C的情形，我们将采用图6 - 1 7所示的基本结构。
我们将采用互补对来构造逻辑门，故每个变量
都将与一个n F E T和一个p F E T相连接。在图中，
这是通过将每个输入扩展到分开的开关盒来表
示。对于这三个输入，上方标为“ p F E T阵列”
开关盒(与VD D接近的)是由三个p沟道M O S F E T组
成的，而下方的开关盒(与地接近的)包含三个n
沟道M O S F E T。标为F E T阵列的开关盒的作用相当于顶部和底部之间的“巨大的开关”。开关
盒中的晶体管决定了阵列开关的状态为O P E N (顶部和底部之间无连接)或者是C L O S E D (此时顶
部和底部相连接)。再此注意，标为VD D的电源是逻辑1的理想电压，而地线给出的是逻辑0的理
想电压。
为了用此电路产生逻辑门，对于每个输入值的组合我们将要求下面的语句中至少有一条
是成立的。
• pFET阵列开关为C L O S E D (从顶部到底部)，而n F E T阵列开关为O P E N
或者
• pFET阵列开关为O P E N，而n F E T阵列开关为C L O S E D。
138 数字系统设计基础教程
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a) 输入为逻辑1 b) 输入为逻辑0
图6-17 3输入CMOS逻辑门的通用结构
p F E T阵列
n F E T阵列
这样输出f (A , B , C)将确保只获得两个值：逻辑1的电压VD D，若p F E T开关为C L O S E D；或
逻辑0的电压0 v，若n F E T的开关为C L O S E D。这种情形与反相器电路的操作十分类似，除了
每个反相器晶体管被F E T阵列代替以及阵列的作用相当于一个“合成的”开关这两点不同外。
既然我们已经引进了C M O S逻辑门的通用结构，我们就可以进一步研究如何排列n F E T和
p F E T来产生出所希望的逻辑功能。我们可回忆起M O S F E T有三个主要的连接端：栅极，源极
和漏极。栅极的逻辑状态G (或等效地，门电压)控制着漏极和源极之间的电流流动，这样，
n F E T和p F E T就有相反的特性。假设我们想将两个F E T的漏极和源极连接在一起来产生一个开
关电路。两个晶体管的连接方式只能有两种，串联或并联。
两个n F E T的串联如图6 - 1 8 a所示。从图中可以看出，串联可描述为“端到端”的排列，它
通常画成带有一个隐含的连接。电气上，串联的器件看成是有相同的电流流经它们。
图6-18 串联的MOSFET
串联F E T的开关属性由它们的极性( n型或p型)来决定。对于图6 - 1 8 a所示的两个n F E T，两
个晶体管的栅极必须都加上逻辑1以同时接通这两个晶体管，产生顶部(x)与底部(y)之间的连
接。这种情形可描述为
如果A= 1且B= 1 ,
那么x与y相连接。
如果A= 0或B=0 (或两者都成立)，那么至少有一个F E T为O F F，其作用相当于断开的开
关；这样x端和y端在电气上相互隔离。
串联的p F E T如图6 - 1 8 b所示。由于栅极信号要求为0以接通p F E T，我们必须在M pA和M pB
的栅极都加上逻辑0以实现顶部与底部之间的连接。换句话说，
如果A= 0且B= 0 ,
那么x与y相连接。
如果输入中有一个为0，那么x和y将不会相连。
并联的晶体管可以用同样的方法进行分析。如图6 - 1 9所示，如果M O S F E T的漏极共用，
那么这两个晶体管就说成是并联的。首先我们考虑图6 - 1 9 a所示的n F E T对。若A= 1，那么x和y
通过MOSFET MnB相连接。若A和B都为1，那么两个晶体管的作用都象是接通的开关。这样，
我们可以写出
如果A= 1或B= 1或两者都成立,
那么x与y相连接。
第6章C M O S逻辑电路139
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a) nFET b) pFET
晶体管之间隐
含的连接
当且仅当A= 1且
B = 1时x连接到y
当且仅当A = 0且
B = 0时x连接到y
注意对于我们的逻辑电路，栅极已定义成连接到输入端。
来描述此组合。如果我们将两个p F E T用并联来排列，如图6 - 1 9 b所示，那么叙述变成
如果A= 0或B=0 或两者都成立,
那么x与y相连接。
因为p F E T要求栅极为逻辑0以产生闭合开关的作用。
图6-19 并联的MOSFET
通过讨论串联和并联F E T的开关属性，说明了A N D函数和O R函数可以用n F E T和p F E T
这两者来表示。因为我们只看到x端如何连接到y端，所以对于它们的自身而言，上述讨论
的晶体管组合都不可能产生一个完整的逻辑函数。举个例子，假设我们有如图6 - 1 8 a所示的
两个串联的n F E T，若其中A= 1且B= 0。在此情形下，我们不能写出x和y之间的任何关系。但
是，通过采用图6 - 1 7所示的以单个门表示的n F E T组和p F E T组，我们将学会如何解决这个问
题。
我们现在开始用互补的M O S F E T对来产生出一系列C M O S逻辑电路。为了达到此目标，
我们注意到下列论述：
• 串联n F E T可用于构造A N D函数
• 并联n F E T可用于产生O R函数
串联和并联就是这样相互成对。为了写出p F E T的等效语句，我们必须考虑到需要输入逻
辑0来接通p F E T开关。这样，回忆起狄摩根关系式
( 6 - 1 )
使得我们可作如下描述
• 串联p F E T可用于产生N O R函数
• 并联p F E T可用于产生N A N D函数
在C M O S中，N O R和N A N D ,以及N O T函数被作为基本逻辑门来使用。
6.5.1 NOR门
为了构造一个CMOS NOR2逻辑门，我们将采用带输入A和B的两个互补对，如图6 - 2 0 a所
示。图中两个n F E T，M nA和M nB是并联的，而pFET MpA和M pB是串联的。
此电路的运算可用图6 - 2 0 b所提供的表格来理解。我们将这些晶体管看成为开关。若A= 1 ,
或B= 1，或两者都成立，那么n F E T开关M nA或M nB中至少有一个是闭合的，它将把输出
—A
+B
连接到地。由于至少有一个p F E T是断开的，所以这将产生的输出为0。只有当A= 0且B= 0时，
输出才连接到电压VD D(因为输出为逻辑1 )，所以M pA和M pB两者都闭合；在此情形下，两个
n F E T都是断开的。这四种可能的情形由图6 - 2 1 a - d来概括。所画出的图片用于表明M O S F E T是
140 数字系统设计基础教程
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如果A= 1或B=1 (或两者都成立) ,
那么x与y相连接
如果A= 0或B=0 (或两者都成立) ,
那么x与y相连接
O N (象闭合的开关一样导通)还是O F F (断开的开关)。为了验证这几种情形，只要我们记住加到
n F E T栅极的逻辑0将把该晶体管的状态变成O F F，而栅极输入为1将会把晶体管的状态变为
O N；p F E T的情形正好与之相反。一旦确定了每个晶体管的状态，产生的开关图将表明输出
结点是连接到电源还是连接到地，因而也就给出了输出值。
图6-20 CMOS NOR2门的输入组合
N O R 2门的逻辑结构很容易进行扩展以产生带有三个输入的N O R门。考虑到输入变量为
A , B和C，我们用三个M O S F E T互补对来构造N O R 3，其中三个n F E T为并联，而三个p F E T为串
联。这将产生图6 - 2 2所示的电路。此方法可应用于带有四个(或更多) 输入的N O R门的情形。
但是，带有多于四个输入的CMOS NOR门的开关时间变得很长，故在高性能的设计中通常应
避免采用。
图6-21 CMOS NOR2门的输入组合
第6章C M O S逻辑电路141
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a) CMOS电路b) 运算总结
图6-22 CMOS中的NOR3逻辑门
6.5.2 NAND门
CMOS NAND逻辑门通过再一次使用两个互补对来构造，只是现在两个n F E T以串联排
列而两个p F E T是并联的。产生的电路如图6 - 2 3 a所示。电路的运算归纳于图6 - 2 3 b所示的表格
中。
图6-23 CMOS NAND2门的输入组合
我们来找出输出
—A·B连接到地使得计算值为逻辑0的情形。为了使这种情形出现，我们必
须使A= 1且B= 1以确保M nA和M nB这两个晶体管的作用都相当于闭合的开关。如果有一个输入
为0，那么至少有一个n F E T是断开的，而互补对中相应的p F E T为闭合的。这样就将输出连接
到电源VD D，产生一个逻辑1输出。这样运算表格就验证了该电路确实产生的是N A N D函数。
每一种输入组合的情形如图6 - 2 4 a～d所示，它用来帮助我们验证逻辑门的行为。求出逻辑门
输出的重要的步骤就是首先确定每一个晶体管的状态( O N或O F F )，然后追踪输出是连接到地
还是连接到电源VD D。
N A N D 2的结构可加以扩展，通过将3个n F E T串联排列而将3个p F E T以并联排列，并将晶
体管作为互补对连接到输入来构造出N A N D 3门。对于N A N D门的情形，很少发现带有多于4
个输入的N A N D门，因为此时的开关时间将会很长。
142 数字系统设计基础教程
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a) CMOS电路b) 运算总结
图6-24 CMOS NAND2门的输入组合
6.5.3 CMOS-逻辑的连接
C M O S集成电路为逻辑设计提供了一个极好的技术基础。在这些电路中，值得记住的是，
布尔逻辑变量，比如A和B，只能假设有“ 0”和“ 1”这两个二进制值； C M O S逻辑网络为逻
辑位( b i t )和电路实现之间提供了连接关系。一旦认识到这一点，我们学过的所有逻辑设计方
法均可直接用于C M O S中。
为了理解此概念，考虑图6 - 2 5所示的N O R 2门。该逻辑门有三个产生输出f = 0的输入组合：
( A B ) = ( 1 0 ) , ( 0 1 )和( 11 )。根据前面图6 - 1 7所示的通用C M O S逻辑门，输出为0的含义为
• nFET逻辑块的作用类似于一个闭合的开关，并且
• pFET 逻辑块的作用类似于一个断开的开关。
如果我们想设计n F E T逻辑块，那么我们需要将两个n F E T连接在一起，以确保所有产生
f = 0的3个输入组合均产生一个从2晶体管组的顶部到底部的闭合开关。根据图6 - 2 5 c所示的卡
诺图，值为0的项提供了n F E T阵列的信息。如图所示，将这些项分组产生输出的补码为
( 6 - 2 )
从本节前面的讨论中我们知道， O R运算隐含着的两个n F E T必须是并联的，说明了C M O S
电路与常规逻辑之间的联系。由于n F E T将0值(地)连接到输出，所以我们必须对表达式取补码
以得到
( 6 - 3 )
第6章C M O S逻辑电路143
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这正是我们希望得到的结果。一旦n F E T阵列的结构为已知，由于n F E T是并联的，所以
p F E T必须是串联的，从这个意义来讲， p F E T的连接正好是“相反的”。
图6-25 NOR2门的真值表分析
图6-26 NAND2门的真值表分析
N A N D 2可以用同样的方法进行分析。其卡诺图和逻辑阵列的关系如图6 - 2 6所示。在此逻
辑门中，只有一个输出值为0的输入组合。因此K图只产生一个项
( 6 - 4 )
这可通过观察来验证。通过应用我们前面的讨论可知， A N D运算隐含着n F E T必须串联。类似
地，我们知道p F E T必须并行连接。
实际上，K图可以用来确定晶体管阵列的连接关系；其中n F E T或是p F E T都可以被采用。
如果首先产生的是n F E T阵列，我们将对值为0的项进行分析，而p F E T阵列将用值为“1”的项
来构造。其它的阵列用下面将讨论的串行并行理论来产生。虽然我们将C M O S逻辑作为独立
的对象来对待是很有吸引力的，但将通过此处讨论的电路到逻辑的连接，优秀的设计师将两
者看成是等效的。
6.6 CMOS中的复合逻辑门
一旦我们知道了如何构造N O T，N A N D和N O R门，采用第3章中介绍的方法构造任何逻辑
函数的电路在理论上都是可能的。这将产生一组级联的C M O S逻辑门以实现所要求的运算。
144 数字系统设计基础教程
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a) 开关结构b) 运算归纳c) K图
a) 开关结构b) 运算归纳c) K-图
由于这种方法十分简单， C M O S通常允许我们产生的逻辑门比仅仅使用基本门得到的逻辑门
更为简单，并且使用的晶体管数目也更少。事实上，这就是在现代工艺中C M O S占据着如此
重要地位的一个原因。
我们首先来介绍一些术语。在本节中，我们将学习如何构造一个C M O S复合逻辑门。复
合逻辑门就是提供了基本的N O T，A N D和O R运算的函数的实现电路，它将这些基本运算都集
成在单个电路中。复合逻辑门与基本门具有相同的特征，也就是说：
• 它们使用的都是M O S F E T互补对，所以每个输入都连接n F E T和p F E T上。
• 复合逻辑门将用图6 - 1 7所示的通用电路来构造。
按照我们的方法，我们将采用n F E T和p F E T的串行-并行组合。其含义是n F E T和p F E T以
相反的方式来连接。例如，当两个n F E T为并联时，对应的p F E T (具有相同输入的)是串联的，
反过来也一样。这与用于N O R和N A N D电路的设计是相同的。最后，我们将发现C M O S非常
适合于构造具有如下的逻辑方程形式的逻辑门。
• A O I：A N D - O R - I N V E RT
或
• O A I：O R - A N D - I N V E RT
我们注意到A O I逻辑方程等效于互补的S O P形式，而O A I方程等效于互补的P O S结构。由于
这种相关性，构造第2章中讨论的结构化逻辑形式的复合C M O S逻辑门将是一个很简单的事
情。
6.6.1 3输入逻辑门
在第一节逻辑门的课程中我们将讨论带有三个输入的逻辑门，这三个输入标识为A，B，
和C。不同的函数可通过改变F E T的连接方式来得到。
A N D - O R - I n v e r t的例子
考虑图6 - 2 7所示的逻辑门。检查输入A和B，注意到A和B的n F E T是串联的，而A和B的
p F E T是并联的，我们就可以看到一个N A N D门的结构。这个电路与N A N D 2门的区别在于与互
补对相关的晶体管，该互补对有一个输入为C。
图6-27 AND-OR-Invert逻辑门的例子
此逻辑门实现的复合逻辑函数为
第6章C M O S逻辑电路145
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( 6 - 5 )
它具有基本的A O I结构。为了证明此描述，我们检查n F E T晶体管阵列来确定输出值为g= 0的输
入组合。g= 0是可能的，如果
因为它通过左边的n F E T网络为输出和地之间提供了连接，或者如果
C= 1
因为它通过右边的n F E T (它有一个输入C )将输出连接到地。图6 - 2 8 a和b用电路表示了这两种
情形以帮助我们理解上面的论述。以上叙述可归纳写成
如果
它可等效地写成
( 6 - 6 )
正如我们说叙述的一样。
图6-27 AND-OR-Invert逻辑门的例子
图6-28 产生逻辑0输出的输入组合
此函数可直接从功能表中通过提取S O P项来得到。由于S O P是非反相的，我们找出表格中
标明为g= 0的项。写出每一项并将它们进行组合得到
146 数字系统设计基础教程
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( 6 - 1 7 )
所以对上式取补码就可以得到与通过简单的定性开关分析得到的相同的结果。
现在我们来讨论晶体管阵列的本质。由于带有输入A和B的n F E T是串联的，所以具有相同
输入的p F E T是并联的。这与N A N D 2的情形相同。为了理解如何加入其它的晶体管，注意到带
有C-输入的n F E T与带有A和B输入的n F E T组是并联排列的；当分析--g时，这将得到O R运算。
用C作为输入的p F E T与输入为A和B的p F E T组是串联排列的。这样， n F E T和p F E T之间的串行-
并行结构被扩展应用到晶体管组中，而不仅仅是用于单个器件。对于一个给定的输入组合，
这种串行-并行的连接确保输出连接到电源VD D或地这两者之一，而这两者总是给出一个明确
定义的电压。这种方法消除了将输出结点同时连接到电源和地，或出现输入即使已明确定义
而输出没有连接到电源或地情形出现的可能性。
O R - A N D - I n v e r t的例子
下面我们来考虑图6 - 2 9所示的逻辑门，它实现的函数为
( 6 - 8 )
上式为O R - A N D - I n v e r t的形式。此电路以N O R 2门为基础，这可通过检查输入A和B来理解；
对于这两个变量， n F E T是并联的，而p F E T是串联的。与另一个输入C相联系的晶体管与由
M nA和M nB组成的组是串联排列的，而由C驱动的p F E T与由M pA和M pB组成的p F E T组是并联
排列的。
图6-29 CMOS OR-AND-Invert门
通过检查n F E T阵列并找出产生f = 0的所有可能的输入组合，我们可以验证输出的函数。
首先，我们看到要使M nC处于导通状态，C= 1必须成立。一旦建立了此条件，那么A= 1或B= 1
必须应用于各自的n F E T以实现到地端的连接。这些特点可归纳说成
如果
所以对上式取反可得到f= 1的条件，给出函数
( 6 - 9 )
正如我们原来叙述的一样。A.C =1和B.C =1这两种情形下开关网络的工作的情形表示在图
第6章C M O S逻辑电路147
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6 - 3 0 a和b中。再强调一次，串行-并行结构自动地保证了输出具有明确的定义，使得该结构在
实际的工程应用中十分有用。
图6-30 产生逻辑0输出的OAI输入组合
当然，用标准的简化方法也可得到同样的函数。对于该电路，我们构造一个3变量的卡诺
图，此卡诺图含有功能表中所示的f= 0的输入组合。按图6 - 3 1所示方法进行分组可直接给出简
化的表达式
( 6 - 1 0 )
所以对上式取补码可得到相同的结果。
图6-31 OAI函数的卡诺图分析
6.6.2 通用的4输入门
串行-并行逻辑门结构可以扩展到具有更多输入的情形。图6 - 3 2表示的是一个通用的带有
4个输入的逻辑门。该逻辑门可给出A O I形式的逻辑函数
( 6 - 11 )
这可以通过检查开关网络的工作情况来证明。若A·B = 1或C·D = 1中有一个成立，输
出的值h= 0。其中A·B = 1时，该逻辑门通过左边的n F E T阵列提供了一个到地的导通路径，
而C·D = 1时，该逻辑门通过右边的电路给出了一个导通路径。这些结论等效于下面的表述。
148 数字系统设计基础教程
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( 6 - 1 2 )
通过对上式取补码可以得到函数h。注意p F E T阵列是采用合适的串行-并行排列进行连接
的：
• 带有输入A和B的n F E T是串联的，所以输入A和B的p F E T是并联的。
• 带有输入C和D的n F E T是串联的，所以输入C和D的p F E T是并联的。
• nFET 组(A,B)和(C,D)是并联的，所以p F E T组(A,B)和(C,D)是串联的。
这些排列确保了该逻辑门可正常工作。
图6-32 CMOS 4-输入AOI逻辑门
此电路的用途之一就是用于构造X O R和X N O R电路。例如，我们定义值C = -A，且D =-A，那么
( 6 - 1 3 )
给出了异或函数。相反地，如果B =
-C
且D =
-
A，那么
( 6 - 1 4 )
上式可以通过代数简化来证明；它表示此逻辑门可用于产生等效（ X N O R）函数。这些特别
的情形如图6 - 3 3所示
一个4输入O A I逻辑门表示在图6 - 3 4中。此电路实现的通用函数为
( 6 - 1 5 )
此式可以通过前面讲述的方法来证明。若希望输出p= 0。则要求A= 1或B= 1以提供一个从输出
结点穿过带有输入A和B的第一“层” n F E T的导通路径。其余连接到地的路径在C= 1或D= 1时
获得。组合这些表述我们可以将补码-p 写出为
第6章C M O S逻辑电路149
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图6-33 CMOS XOR和XNOR逻辑门
( 6 - 1 6 )
所以对其进行N O T运算可得到正确的函数。我们将它留下来作为一个练习，该练习表明F E T
是用串行-并行规则进行正确连接的。
图6-34 一个4输入OAI逻辑门电路
6.6.3 逻辑级联
通过仅仅将一个门的输出作为下一个门的输入，级联逻辑网络是很容易用C M O S来实现
的。虽然我们可以用基本的N O T，N A N D，和N O R门来构成数字系统，但首先将逻辑融合到
A O I和O A I逻辑函数通常更为有效。通过在单个电路中进行多个简单的运算，可以减少电路中
连线的数量。
作为一个例子，我们来考虑图6 - 3 5所示的逻辑图。这是一个以两个复合逻辑门为基础的
电路；其中第一个逻辑门具有O A I结构，而第二个逻辑门则基于A O I形式。其输出给出为
( 6 - 1 7 )
其中，我们已经将O A I门输出定义为(这在图中没有明确表示出来)
150 数字系统设计基础教程
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a) XOR 门b) XNOR门
( 6 - 1 8 )
逻辑函数g的C M O S级联如图6 - 3 5 b所示。它清楚地表示出用少量的逻辑门和晶体管来实现多
个基本逻辑运算的能力。具有挑战性的工作是得到这种C M O S门结构的逻辑函数的形态。
图6-35 CMOS逻辑级联的例子
6.7 MOSFET逻辑形式
目前为止讨论的串行-并行逻辑门只是用C M O S产生逻辑门的几种可能方法中的一种。作
为逻辑设计平台的C M O S良好的适应性使得它可以发展成为高密度逻辑网络采用的主要工艺。
C M O S在构造逻辑电路方面的功能如此强大的一个重要特征就是因为它使用了M O S F E T，
而M O S F E T是在硅片上工艺上可能制造出的最简单和最小的开关。硅片级设计的细节我们将
在第7章中介绍。对于目前的讨论，我们的重点在于将F E T建模成本质上适合于标准布尔代数
的逻辑控制的器件。
6.7.1 FET的逻辑描述
考虑图6 - 3 6 a所示的n F E T。它的开关特性可以通过将A看作输入，而将B看作输出来得到。
晶体管的控制通过加到栅极的C来建立。图6 - 3 6 b表示的是当C= 0时n F E T的特征，它对应于低
电压。由于n F E T是断开的，所以A和B之间没有联系，不可能写出一个正式的逻辑表达式。如
果我们将栅极的变量值改为C= 1，那么n F E T将导通，如图6 - 3 6 c所示，此时我们可以写出
第6章C M O S逻辑电路151
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a )逻辑图
b ) C M O S级联
O A I门
O A I门
A O I门
A O I门
如果C=1 那么
B → A
其中第二行读作“A传输到B”。
图6-36 nFET的逻辑模型
这对于正式的描述已经足够了，但它不是可以应用于布尔代数的形式。更为合适的形式
为
(当且仅当C= 1 ) ( 6 - 1 9 )
所以n F E T本身进行的是输入和加到栅极变量之间的
A N D运算。值得注意的是条件“当且仅当C= 1”的含义
为若C= 0方程不成立。虽然这似乎是器件使用的一个限
制，但C M O S电路同时包含具有互补特性的p F E T，而
p F E T的互补特性可以解决此问题。
下一步，我们来研究图6 - 3 8 a所示的p F E T。与n F E T一样，A和B分别为输入和输出变量。
而C作为控制位使用。对此器件，我们将其运算正式地写成
如果C=0 那么
B ← A
因为栅极加入C= 1时，p F E T的作用类似于一个闭合的开关。C= 1时将产生一个断开的开
关，此时A和B之间没有联系。综合这两个条件可以给出布尔表达式
(当且仅当C= 0 ) ( 6 . 2 0 )
其中我们在A N D表达式中使用
-C
项来表示条件C= 0。它可由图6 - 3 8 b所示的逻辑模型来归
纳。
图6-38 pFET逻辑模型
6.7.2 电压传输特征
这些简单的讨论表明n F E T和p F E T本质上都可进行输入变量和加于栅极的控制位之间的
A N D运算。那么在C M O S中我们为何同时需要这两种晶体管呢？这是因为电压到二进制的接
152 数字系统设计基础教程
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a) 变量b) 断开的开关c) 闭合的开关
(控制)
输入输出
输入输出
图6-37 nFET逻辑方程的归纳
a) 变量b) 逻辑模型
输入输出
（控制）
口使得电路电压和布尔值0和1之间产生了关联。考虑图6 - 3 9 a所示的n F E T电压传输特性，其中，
我们在栅极加上一个等于电源值VD D的高电压；这是电路中最大的电压，所以它使得电路可以
良好导通。n F E T的传输特性如图6 - 3 9 b所示。如果输入电压VA允许在0 v和VD D之间变化，我们
将发现输出电压VB的范围限制在0 v和V1之间，其中V1V1=VD D-VT n ( 6 - 2 1 )
其中，VT n称为n F E T的门限电压。门限电压将在下一章中讨论。本质上，它是晶体管的电
特性，其典型值约为0 . 5 v。若不考虑数值，我们通常可将电压传输特征归纳成，
• nFET 可以传输一个强逻辑0，但它不能传输弱逻辑1。
图6-39 通过nFET的电压传输
这个电压到二进制的转换问题暗示，我们应避免n F E T用于传输逻辑1电压电平的情形，
除非对电路进行修改使较低的电压值得到补偿。
p F E T具有与n F E T正好相反的电压传输特性，这正是我们所希望的，因为它们是互补的器
件。为了接通p F E T，我们在p F E T的栅极加上0 v电压；这等效于将栅极连接到地，就象图6 -
4 0 a一样。图6 - 4 0 b所示的传输特征表示p F E T可传输一个高电压值VD D，但最低的输出电压为
VB=V0> 0 v，其中
V0= |VT p| ( 6 - 2 2 )
而VT p为p F E T的门限电压；根据惯例， VT p为负数，其典型值为|VT p|≈0 . 5 v。p F E T的传输特
征可归纳说成
• pFET可以传输一个强逻辑1，但它不能传输弱逻辑0。
图6-40 通过pFET的电压传输
6.7.3 互补定律
上述的讨论为基于晶体管对的C M O S逻辑门提供了电路设计的基本原理。由n F E T和p F E T
第6章C M O S逻辑电路153
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弱1
强0
a) 电路b) 导通特性
a) 电路b) 导通特性
弱1
强0
组成的互补对采用的是具有相反开关特性并具有相反电压传输特性的器件。应用上述的结果
表明：
• nFET应该用于传输低电压( 0 v ) ,而
• pFET 应该用于传输高电压(VD D)。
这可以从本章介绍的所有逻辑门中来理解。考虑图6 - 4 1中的反相器。为了分析其逻辑特
征，应注意到电源(VD D)为逻辑1，而地( 0 v )为逻辑0。输出函数可看成由两项组成，其中一项
来自p F E T，而另一项来自n F E T。p F E T逻辑描述为
-A
·1，而n F E T的输出为。由于A只能为一
个值( 0或1 )，所以输出可表示成两个可能值O R运算的结果，写成
( 6 - 2 3 )
物理上，当p F E T为O N时，产生第一项输出，而当n F E T为O N时，第二项提供其输出。很明显
上式可简化为
( 6 - 2 4 )
这正是我们所希望的结果。但是应该注意的是互补结构提供了逻辑0和1的强电压电平，并通
过保证一个晶体管为O F F时输出由另一个晶体管来定义，消除了F E T逻辑方程无定义情形的出
现。
这种逻辑分析方法可扩展应用于任何C M O S门。图6 - 4 2表示的是N A N D 2门的逻辑形式。
图中n F E T链将输出连接到地，而地为理想的逻辑0。这样n F E T产生一个形式为A·B·0的
项，它的计算结果为0。但我们必须用它来保证输出与地之间具有明确定义的连接。两个
p F E T分别产生
--
A ·1项和
-B
·1项。正如图中所表示的，通过将这三个可能值相与可以得到
N A N D函数
( 6 - 2 5 )
其中我们采用了狄摩根简化。作为最后一个例子，考虑图6 - 4 3的N O R门。其逻辑用表达式表
示为
( 6 - 2 6 )
此式很容易通过将每种可能的值进行与运算来验证。这些例子表明M O S F E T逻辑方程与
C M O S逻辑门的结构之间具有直接的关系。
154 数字系统设计基础教程
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图6-41 反相器电路的逻辑分析
p F E T传输VD D
n F E T传输0v
图6-42 NAND2的逻辑分析
图6-43 NOR2的逻辑分析
6.7.4 电流开关
正如前面讨论的， n F E T可以传输强逻辑0电压，而不能传输弱逻辑1电压。但是，如果我
们选择电流I作为逻辑变量，有
• I=0 为逻辑0 ,而
• I≠0 为逻辑1。
那么逻辑1电压的减少将不重要。实际上，用电流流动来表示逻辑变量的网络是难以实现的。
这是因为电流每次遇到三个或更多导线交叉的结点都会产生分支。将电荷守恒应用于图6 - 4 4
电路得到
I=I1+I2 ( 6 - 2 7 )
也就是流入结点的电流等于从结点流出的电流。这在电子电路分析中称为卡切夫电流定律。
问题在于I1和I2这两个电流分量通常是不相等的，而且是不可预测的。无论如何，讨论使用电
流和光作为逻辑变量的这一类网络将会十分有趣。
电流和光之间的联系是通过采用光电器件来建立的。光电器件是一个电子器件，它在有
电流流过时发光，或者吸收光来产生电流。前者称为光发射体，通常指的是光致发射二极管
( L E D )或是半导体激光器。吸收光的器件称为光检测器，它通常用于光纤传输系统中，比如太
阳能电池。
第6章C M O S逻辑电路155
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我们来讨论如何将光致发射二极管用于简单的逻辑网络中。图6 - 4 5表示的是L E D的重要
特征。在图6 - 4 5 a中，开关是断开的，没有电
流流经L E D，这由电路右边的符号来表示。当
I= 0时，器件没有发光。对于L E D不发光的情
形，我们将光变量L的值定义为L= 0，如果我
们像图6 - 4 5 b一样将开关闭合，电路将被接通，
电流开始流动。L E D接通并发光，这种情形定
义的状态为L= 1。
图6-45 光致发射二极管(LED)的特征
开关与晶体管之间明显的连接将以n F E T作为逻辑控制的开关。A N D函数通过图6 - 4 6 a所
示的F E T串联来产生。在此电路中我们可以写出
L=A·B ( 6 - 2 8 )
因为必须满足A= 1和B= 1同时成立来产生电流流动及接通L E D。O R函数以类似的方法构成。
将两个n F E T并联排列产生图6 - 4 6 b所示的电路，该电路给出
L = A + B ( 6 - 2 9 )
这是显然的，因为A= 1或B= 1中任何一个成立都将允许电流流动，这样L E D就可以发光。
图6-46 以电流和光为参数的基本逻辑函数
这些简单例子的含义不是用于说明功能强大的逻辑的实现方法。与之相反，其意义在于
说明逻辑电压(它控制着F E T )和L E D的光输出L之间的关系。
6.7.5 光纤传输网络
光纤数据链是设计来发射串行数据流的系统，它采用的是前面讨论的光变量L的概念。一
个通用的光纤系统表示在图6 - 4 7中。图中电数据被发射到发射器单元，该单元接受电压脉冲
并驱动L E D或激光器。光源的输出被汇聚到光导纤维中。一旦光波进入了光纤，它就保留在
156 数字系统设计基础教程
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图6-44 电流在结点处分支
电路2
电路1
断开闭合电流流动
a) LED OFF b) LED ON
a) AND函数b) OR 函数
里面并沿着光纤的路径进行传输。在接受器端，光波退出光纤并到达光电探测器。当有光波
入射到光电探测器上面时，此器件将产生一个电流脉冲。
图6-47 光纤发射系统
光纤网络真正的核心含义为光脉冲从发射器通过光纤网络被引导到接收器。光导纤维
本身是一束由称为芯线( c o r e )的中心区域组成的玻璃纤维。它的外围由称为覆层( c l a d d i n g )
的外层覆盖层包围着。这两个区域设计成具有使得光波在心线内被捕获和引导的光特性，
这些由图6 - 4 8来表示。光纤典型的截面图表示在图6 - 4 9中。覆层外直径的典型值约为
1 2 5mm = 0 . 1 2 5 m m；它通常用直径约为2 5 0mm = 0 . 2 5 m m的保护塑料套管来包围。与之相比较，
内芯线部位就非常小，其典型值约为9mm。光纤在通信系统中被广泛地应用，因为它们具
有以下特征：
• 光纤不受电磁干扰( E M I )和串扰的影响。
• 光纤的重量很轻。
• 光纤牢固的惊人。
• 光纤可携带大容量的串行格式的数据。
光纤的详细的讨论超出了此处讨论的范围。需要记住的重要的一点是，光波信号L仅仅是
一个二进制形式的变量，它与任何逻辑网络中出现的变量是一样的。
图6-48 光纤中光波的导引图6-49 光纤的横截面
光纤传输系统广泛地应用于现代通信系统中。它包括电话中继线、计算机网络及有线电
视分布系统等等。虽然采用光波和光纤使得应用看似十分独特，但是它们都采用这里介绍的
数据逻辑的基本原理进行工作。
6.8 问题
1. 确定下面每个n沟道M O S F E T的导通状态( O N或O F F )。
第6章C M O S逻辑电路157
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输入
输出
光波信号
电子接
收器
电子发射器
光波信号
光导纤维
光束
覆层
光波信号
包含光波
的光纤维
芯线
覆层
芯线9mm
确定下面每个p沟道M O S F E T的导通状态( O N或O F F )。
确定使n沟道M O S F E T的状态变为O N的输入值。
确定使p沟道M O S F E T的状态变为O N的输入值。
下面所示的每个M O S F T E T的输入值为0或1。对于每个电路，确定结点x和y在电气上是否
是相连接的。
158 数字系统设计基础教程
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门
源
源
源
源
门
a) b) c)
a) b) c)
a) b) c)
a) b)
a) b)
对于所示的每个电路，确定保证结点x和y电气相连接的输入值。
确定使电路中结点x和y电气相连接的输入组合。
画出4输入N O R门( N O R 4 )的C M O S逻辑门。
画出3输入N A N D门( N A N D 3 )的C M O S逻辑门。
画出产生A N D函数X·Y的C M O S逻辑级联。
11. 设计输出为g = A·
-B的C M O S逻辑级联。
12. 设计产生输出函数F(A, B) =-A + B的C M O S逻辑电路，你可以使用简单的逻辑级联。
13. 设计出O R函数X+Y的C M O S逻辑级联。
14. 构造一个产生逻辑函数F(A, B) =-A·
-B的单个C M O S逻辑门，该逻辑门直接采用A和B作
为输入(不是用它们的补码)。提示：用狄摩根定理你可以容易地写出用C M O S构造的函数F的
形式。
15. 构造单个C M O S逻辑门，它的输入为x和y，输出形式为
( 6 - 3 0 )
16. 用互补结构设计函数
的C M O S逻辑门。其目标是设计出最简单的电路，所以在构造电路之前分析可能的简化
的函数形式。
17. 下面的C M O S逻辑门只表示出n F E T。( a )确定函数f (x , y, z)，然后( b )构造此逻辑门的真
值表。
第6章C M O S逻辑电路159
下载
a) b)
a) b)
18. 用互补结构设计可以实现函数
( 6 - 3 1 )
的C M O S逻辑门。尽你所能使用最少数目的晶体管。注意函数中每个变量都出现了两次，所
以这可能可以共享M O S F E T。
19. 通过采用将A O I门级联到反相器的方式设计出函数
的C M O S逻辑电路。此函数在C M O S中可以只用一个门(而不是2门级联)来实现吗？
20. 下面的C M O S逻辑门只表示出n F E T。确定函数g(x , y, z)，并构造此逻辑门的真值表。
21. 下面的C M O S逻辑门只表示出n F E T。确定函数F(x , y, z , u , v)，并构造此逻辑门的真值表。
160 数字系统设计基础教程
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22. 设计出问题[ 6 . 1 7 ]中C M O S逻辑门的p F E T网络。
23. 设计出问题[ 6 . 2 0 ]中C M O S逻辑门的p F E T网络。
24. 设计出问题[ 6 . 1 9 ]中C M O S逻辑门的p F E T网络。
25. 下面C M O S逻辑门只表示出p F E T，确定每个门设计来产生的函数。
26. 设计出问题[ 6 . 2 5 ]中逻辑门的n F E T电路。
27. 下面C M O S逻辑门只表示出p F E T，确定每个门设计来产生的函数。
28. 设计出问题[ 6 . 2 7 ]中逻辑门的n F E T电路。
29. 假设你想用C M O S逻辑电路实现下面的函数：
F=a·b+c·(d+e)
确定可以有效地实现此函数需要的单独逻辑电路的数目。然后设计出该电路。
3 0 .考虑下面的电路。填入具有合适输入的n F E T以便此逻辑门可以实现下面的函数：
第6章C M O S逻辑电路161
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a)
a)
b)
b)
3 1 .考虑下面的电路。填入具有合适输入的p F E T以便此逻辑门可以实现下面的函数：
3 2 .设计出象图6 - 4 6那样的n F E T- L E D逻辑网络。该逻辑网络实现的函数为
3 3 .设计出象图6 - 4 6那样的n F E T- L E D逻辑网络。该逻辑网络实现的函数为
3 4 .考虑下面所示的n F E T- L E D逻辑网络。设计出每个所列出逻辑函数的逻辑网络。每个
变量使用一个F E T，但在设计中你可以同时使用n F E T和p F E T。
35. 选择一个涉及计算的“通俗”的杂志，看看你是否可以找出真实世界中光纤系统的例
子。列出你找到的所有系统的特征，比如用法，数度等等。
162 数字系统设计基础教程
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第6章CMOS逻辑电路
现在我们已经学习了逻辑网络的理论和实践这两个方面的内容，下一步我们将看看如何
用称为C M O S的工艺来产生现代数字逻辑网络。这种特殊的逻辑种类可使我们在一小片硅片
上设计出极其密集的数字电路，它构成了现代计算机芯片的基础。本章将重点讨论如何用数
字开关逻辑基础来构造C M O S逻辑门。
6.1 CMOS电子电路
C M O S是单词的首字母缩写，代表互补的金属氧化物半导体(Complementary Metal-Oxide-
S e m i c o n d u c t o r )，它指的是一种特殊类型的电子集成电路( I C )。集成电路是一块微小的硅片，
它包含有几百万个电子元件。术语I C隐含的含义是将多个单独的集成电路集成到一个电路中，
产生一个十分紧凑的器件。在通常的术语中，集成电路通常称为芯片，而为计算机应用设计
的I C称为计算机芯片。
虽然制造集成电路的方法有多种，但对于数字逻辑电路而言C M O S是主要的方法。桌面
个人计算机、工作站、视频游戏以及其它成千上万的其它产品都依赖于C M O S集成电路来完
成所需的功能。当我们注意到所有的个人计算机都使用专门的C M O S芯片，如众所周知的微
处理器，来获得计算性能时， CMOS IC的重要性就不言而喻了。C M O S之所以流行的一些原
因为
• 逻辑函数很容易用C M O S电路来实现。
• C M O S允许极高的逻辑集成密度。其含义就是逻辑电路可以做得非常小，可以制造在极
小的面积上。
• 用于制造硅片C M O S芯片的工艺已经是众所周知，并且C M O S芯片的制造和销售价格十
分合理。
这些特征及其它特征都为C M O S成为制造I C的主要工艺提供了基础。
在本书中，我们将C M O S作为学习在电子网络中如何实现逻辑功能的工具。我们之所以
选择C M O S是因为它允许我们用简单的概念和模型来构造逻辑电路。而理解这些概念只需要
基本的电子学概念，所以我们不会因为过多的细节问题而陷入重围。
本章的重点对于理解现代数字逻辑设计至关重要。我们将部分重点内容列出如下：
• 数字逻辑电路用低电压和高电压来表示逻辑0和1的值。
• 电子电路可看成基本的逻辑单元。基本逻辑单元具有已定义的面积，带有输入和输出连
接。经过单元的延迟由物理构成来确定。
• 系统是通过将单元连接在一起产生的。每个单元的大小和形状对于系统设计都十分重
要。
这些概念通常可应用于所有类型的数字系统，而不是仅仅用于C M O S产生的系统。但在
C M O S的发音为s e e - m o s s
C M O S电路中，这些概念是很容易理解的，而本章资料的设计使你可以理解当前文档中许多
高级的论题。
6.2 电子逻辑门
现在我们将问题转向行为类似于逻辑门的电路的设计。通过参考图6 - 1 a所示的反相器
( N O T )门，我们可以理解主要的概念。假设我们想产生一个实现N O T函数的电子网络。逻辑
上，当输入为A时，反相器产生的输出为
-A
；采用电压方式该电路应实现同样的运算。图6 - 1 b
所示的符号中包含了电参数的变化。在此情形下，我们加入一个电源VD D。它用来为电路提供
电能。同样地，底部的地线为电流流回电源提供一个返回路径。
我们已经用电压代替了逻辑变量。输入电压表示的是输入变量A，而输出电压Vo u t为门的
输出。对于反相器该结果为
-A。输入电压被施加到从外界连接到电路的导线上。为了描述电路
的行为，我们将图6 - 2 a中的真值表用图6 - 2 b的电压表来代替。回忆起第4章中逻辑0和1的理想
定义值为：
逻辑0 <==> 0v
逻辑0 <==> VD D
注意到输入电压Vi n= 0 v时，必然给出输出电压Vo u t=VD D，而Vi n=VD D将产生Vo u t= 0 v，这两者可
用于构造图6 - 2 b的表格。通过观察，我们知道这两个真值表是等效的。
图6-1 反相器的电特征
图6-2 理想的布尔到电压的转换
至此我们可以得出一个重要的结论。由于地线是逻辑0的理想电压，而电源VD D为逻辑1的
理想电压，因此我们用一个简单的开关来产生N O T电路，而该开关将输出连接到地线或电源
VD D，如图6 - 3所示。开关的状态(向上或向下)必须由输入电压Vi n的值来控制，以确保其操作正
确无误。在C M O S中开关动作是用成为晶体管的电子器件来实现的。这些内容将在7章中加以
讨论。
132 数字系统设计基础教程
a) 逻辑符号b) 电参数
a) NOT真值表b) 电等效
逻辑1电压
逻辑0电压
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图6-3 反相器输出的电气视图
6.3 MOSFET
首字母缩写词M O S F E T代表金属氧化物半导体场效应晶体管( M e t a l - O x i d e - S e m i c o n d u c t o r
F i e l d - E ffect Tr a n s i s t o r )。在C M O S数字逻辑电路中， M O S F E T是作为开关来使用的电子器件。
虽然它的名称有些让人望而生畏，但M O S F E T的结构和运算可通过静态物理学的基本理论来
理解。从我们的观点来看， M O S F E T可建模成一个处于O P E N或C L O S E D状态的简单的开关；
它的动作与接通和关闭房间内的电灯开关非常类似，除了它是用逻辑信号控制电子对应物这
一点不同外！
图6 - 4表示的是一种基本的M O S F E T的电路符号。这种特殊
的器件称为n沟道M O S F E T，或简称为n F E T，因为它依靠负电荷
来产生电流的。该器件有三个端口，分别标为栅极(g a t e)，漏极
(d r a i n)，和源极(s o u rc e)。注意栅极被指定为“控制”电极。本
质上，加到栅极的电压决定了是否有电流从漏极流到源极。换
句话说，符号中所示的电流I的值是由加到栅极的电压值决定的。
栅极指定为控制端是理解将晶体管操作看作逻辑开关的关键。
n F E T的电气操作由图6 - 5来归纳。用电子学术语来说，就
是加于栅极和源极的电压VG S 控制了F E T的操作。对于我们希望达到的目的，我们只要考虑
电压VG S的两个值。在图6 - 5 a中，栅极到源极之间所加的电压为VG S= 0 v。这将导致漏极和源极
第6章C M O S逻辑电路133
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逻辑1
输入输出
逻辑0
开关的位置(向上或向
下)由输入来控制
a) 结构b) 逻辑0输入c) 逻辑1输入
图6-4 n-沟道MOSFET
(nFET)的电路符号
漏极
漏极
栅极
(控制)
电流
a) Cutoff ( O F F ) b) Active(ON)
图6-5 电流流经nFET
I流
其含义为VG S等于栅极的电压减去源极的电压。
之间流经的电流为零( I = 0 )，此时晶体管的状态称之为关断(c u t o ff)；物理上，I= 0等效于两个端
点之间没有连接。作为选择，我们可将晶体管状态简称为O F F。另一方面，如果栅极到源极
的电压设置为高值VG S=VD D,电流I就可以流动，它从漏极进入并从源极流出。当有电流在两个端
点之间流动时，两个端点在电气上是相连接的。这可由图6 - 5 b来表示。在此情形下，晶体管被
说成是激活的(A C T I V E)或O N。
由于晶体管具有O N和O F F (例如，控制器件阻断或允许电流流动)的功能，使得M O S F E T成为
一个理想的电子开关类型。虽然晶体管描述起来有些复杂，但是当只需要关心M O S F E T的
ON/OFF 特征时，我们可以引进图6 - 6所示的理想开关模型。在此模型中，栅极电压已用一个逻辑
变量来代替。逻辑变量的值决定了开关的状态处于OPEN 或是C L O S E D。处于OPEN 状态的开关
不允许有电流流过，它对应于晶体管的关断状态，如图6 - 6 a所示。相反地，CLOSED 开关允许电
流在漏极和源极之间流动，它描述的是一个A C T I V E或O N状态的晶体管；这种情形如图6 - 6 b所示。
图6-6 作为受控开关的nFET的特征
为了定义开关的操作，应注意到电压VG S= 0 v将把M O S F E T关断。逻辑上，它指的是栅极
输入G= 0时具有等同的效果，所以在此情形下开关的状态为O P E N。相反地，如果VG S=VD D，对
应的理想值为G= 1，那么M O S F E T的状态为A C T I V E，故开关处于C L O S E D状态。开关本身被
称为电压控制的器件或逻辑控制的器件，这由我们描述中采用的是电压值还是逻辑变量值来
决定的。开关的特征归纳于图6 - 7中。
图6-7 nFET的开关模型
虽然仅仅使用n F E T来构造逻辑电路是可行的，但C M O S设计也依赖于另外一种晶体管，
“互补” M O S F E T，它采用正电荷来形成电流。这个第二种晶体管称为p沟道M O S F E T，或简
称为p F E T，它是n F E T在电气和逻辑上的补码。其确切的含义是什么呢？所有的电压极性( +端
和-端)以及电流流动方向都与n F E T相反。并且控制属性与n F E T的控制属性也相反。
图6 - 8表示的是p F E T的电路符号，注意它与n F E T所用的符号具有相同的特征，除了在
p F E T的栅极有一个反相的气泡不同外。这使得我们可以将它与n F E T区别开来，但更为重要的
是它暗示着施加于栅极的逻辑控制将与我们讨论过的n F E T的情形具有相反的效应。同样应注
134 数字系统设计基础教程
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a) OPEN开关b) CLOSED开关
a) 电路符号b) 开关模型
电流流向
开关由G的
值来控制
意的是源极和漏极是颠倒的，故电流是从源极流入并从
漏极流出。
由于p F E T与n F E T相反，故该器件的工作特征可以仅
仅通过颠倒n F E T中讨论过的所有事情来理解。对于
p F E T的情形，控制器件行为所用的是源极到栅极的电压
VS G(源极的电压减去栅极的电压)。如果源极到栅极的电
压为V S G= V D D，那么晶体管允许电流流动，它处于
A C T I V E或O N的状态。如果源极到栅极的电压较小，为
VS G= 0 v，那么p F E T处于C U TO F F (或简称为O F F )状态，此
时没有电流流过晶体管。p F E T的操作归纳于图6 - 9中。与n F E T对应的图6 - 5相比较，我们看到
开关的动作是完全相反的。再强调一次，这是因为n F E T与p F E T是互补的电子器件。
图6-9 电流流经pFET
作为选择，我们可以引进p F E T逻辑开关模型的符号，其中栅极的电压可理解为逻辑变量G，
而G的值( 0或1 )决定了p F E T开关的状态是O P E N还是C L O S E D。p F E T的开关符号如图6 - 1 0所示，
它与n F E T所用的开关符号相同，除了它的栅极有一个反相的气泡这一点不同外。这使得我们想
起了p F E T的栅极具有与n F E T栅极相反的特征。p F E T的操作十分简单。如果G= 0，那么开关的
状态为C L O S E D，而逻辑值G= 1将产生一个状态O P E N的开关。这些特征归纳于图6 - 11中。
图6-10 pFET开关等效物
图6-11 pFET的开关特征
第6章C M O S逻辑电路135
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图6-8 p沟道MOSFET(pFET)
的电路符号
a) Active(ON) b ) C u t o ff ( O F F )
a) 电路符号b) 开关模型
a) CLOSED开关b) OPEN开关
源极
源极
电流
栅极
(控制)
电流流向
6.4 CMOS中的N O T函数
逻辑电路就是设计来完成逻辑功能的电子网络。虽然电子电路的分析超出了本书讨论的
范围，但逻辑门的操作和概念可通过简单的模型来理解。
首先考虑如何产生一个电子逻辑门。一个描述逻辑门操作的简化了的开关模型表示在图
6 - 1 2中。在此网络中，逻辑门的输出连接到一个开关上，而开关的位置由输入来控制。正如
图中所画的，开关的位置可以是U P或D O W N，由加到输入端的电压来决定。
我们用此模型来构造一个反相器( N O T )电路。开关的操作可由图6 - 1 2所示的两种情形来归
纳。当输入为0时，输出将为1，故开关必须连接到VD D上以得到逻辑1 [注意图6 - 1 2 a ]。与之相
反，当输入端加1时应该将输出连接到地以产生逻辑0输出，如图6 - 1 2 b所示。值得注意的是下
面所示的操作方式。
• 输出逻辑值对应于输出端测量的电压值。地和电源提供了这些输出电压值。
• 开关的状态( U p或D O W N )由输入的值来控制。
正如我们下面将看到的，这些通用的原理可用来帮助我们用简单的M O S F E T排列产生出
许多不同的逻辑门。
图6-12 反相器操作的电子开关视角
6.4.1 互补对
C M O S逻辑电路使用的是排列成互补对的n F E T和p F E T晶体管。这就是首字母缩写词
C M O S中“C”的由来。互补对由一个n F E T和一个p F E T组成，它们的栅极连接在一起形成一
个信号端，如图6 - 1 3 a所示。共同的门信号同时控制着这两个晶体管。但是，由于这两个晶体
136 数字系统设计基础教程
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a) 逻辑0输入b) 逻辑1输入
a) nFET/pFET互补对b) 栅极电压为低c) 栅极电压为高
图6-13 FET的互补对
管具有相反的特征，这个互补对可产生一个有用的特征，即一个晶体管的状态为O N而另一个
晶体管的状态为O F F。当G= 0时，p F E T为O N而n F E T为O F F，如图6 - 1 3 b所示。如果G= 1，那
么情形正好相反： p F E T为O F F而n F E T为O N；这可从图6 - 1 3 c中看出。术语“互补”就是因为
这种行为与门信号G的值无关而被采用。
互补对的操作可以通过M O S F E T开关模型来理解。图6 - 1 4所示的是用逻辑控制的开关以
相同的排列代替晶体管的情形。当所加的控制信号G= 0时， p F E T开关的状态为C L O S E D而
n F E T开关的状态为O P E N。与之相反， G= 1将导致相反的情形，此时p F E T开关为O P E N而
n F E T开关为C L O S E D。互补对的一个重要的特征就是一个稳定的G值产生的输出的情形总是
一个开关为打开的，而另一个开关为关闭的。
图6-14 互补MOSFET对的开关行为
在基本的C M O S电路中，逻辑门的每个输入都连接到一个互补对上。一个单输入的逻
辑门，比如反相器，是由两个M O S F E T (一对)组成的，而一个2-输入的逻辑门需要4个晶
体管(两对)，以此类推。互补对用于在输出与电源或输出与地之间产生电流流动的路径。
这使得C M O S逻辑电路具有许多独特的特征。从逻辑的角度来看，互补对的使用为仅仅通
过n F E T和p F E T晶体管对的适当排列来设计基本的和复合的逻辑门提供了一个简单的方
法。
6.4.2 CMOS反相器
C M O S反相器实现的是N O T运算，它通过在电源和地之间将一个互补的M O S F E T对连接
在一起并提供一个公用的输出端来构成，如图6 - 1 5所示。图中反相器的输入标为A，而输出标
为
-A。
反相器的操作可通过在电路中采用互补对
的开关属性来理解。首先考虑图6 - 1 6 a 所示
A= 1的情形。此时pFET Mp的状态为O F F，其
作用可看作是一个断开的开关；它将断开电
源和输出的连接。另一方面， nFET Mn的状
态为O N。由于M n实际上是一个接通的开关，
所以输出连接到地，产生0 v输出。当然，这
就等效于输出为逻辑0。这样，我们看到输入
A= 1时将产生希望的输出
-A
= 0。
第6章C M O S逻辑电路137
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a) nFET/pFET互补对b) 输入G = 0 c) 输入G = 1
图6-15 CMOS反相器
图6-16 CMOS反相器的操作
对于输入A= 0的情形(如图6 - 1 6 b所示)，情形正好相反。现在M p为O N，它提供了输出和电
源之间的连接。由于M n为O F F，故输出电压的值为VD D，即输出为逻辑1。这样，输入A= 0产
生输出
-A= 1，我们的分析到此结束。
N O T逻辑门的简单性是值得回顾的。仅仅使用两个F E T (或者，等效地，一个互补对)，我
们就可以产生一个实现逻辑N O T运算的电子网络。N O T行为来源于用作互补对的M O S F E T的
特征。这些论述的结果为我们提供了更深入地研究C M O S逻辑结构的可能性。在C M O S逻辑结
构中，我们将看到，用N O T运算作为设计更为复杂(和有用)逻辑门的基础将会十分简单。
6.5 采用M O S F E T的逻辑形式
用于构造N O T运算的方法可加以扩展用于
设计N O R和N A N D逻辑电路。为了构造这一
“种类”的逻辑门，对于有三个输入变量A , B ,和
C的情形，我们将采用图6 - 1 7所示的基本结构。
我们将采用互补对来构造逻辑门，故每个变量
都将与一个n F E T和一个p F E T相连接。在图中，
这是通过将每个输入扩展到分开的开关盒来表
示。对于这三个输入，上方标为“ p F E T阵列”
开关盒(与VD D接近的)是由三个p沟道M O S F E T组
成的，而下方的开关盒(与地接近的)包含三个n
沟道M O S F E T。标为F E T阵列的开关盒的作用相当于顶部和底部之间的“巨大的开关”。开关
盒中的晶体管决定了阵列开关的状态为O P E N (顶部和底部之间无连接)或者是C L O S E D (此时顶
部和底部相连接)。再此注意，标为VD D的电源是逻辑1的理想电压，而地线给出的是逻辑0的理
想电压。
为了用此电路产生逻辑门，对于每个输入值的组合我们将要求下面的语句中至少有一条
是成立的。
• pFET阵列开关为C L O S E D (从顶部到底部)，而n F E T阵列开关为O P E N
或者
• pFET阵列开关为O P E N，而n F E T阵列开关为C L O S E D。
138 数字系统设计基础教程
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a) 输入为逻辑1 b) 输入为逻辑0
图6-17 3输入CMOS逻辑门的通用结构
p F E T阵列
n F E T阵列
这样输出f (A , B , C)将确保只获得两个值：逻辑1的电压VD D，若p F E T开关为C L O S E D；或
逻辑0的电压0 v，若n F E T的开关为C L O S E D。这种情形与反相器电路的操作十分类似，除了
每个反相器晶体管被F E T阵列代替以及阵列的作用相当于一个“合成的”开关这两点不同外。
既然我们已经引进了C M O S逻辑门的通用结构，我们就可以进一步研究如何排列n F E T和
p F E T来产生出所希望的逻辑功能。我们可回忆起M O S F E T有三个主要的连接端：栅极，源极
和漏极。栅极的逻辑状态G (或等效地，门电压)控制着漏极和源极之间的电流流动，这样，
n F E T和p F E T就有相反的特性。假设我们想将两个F E T的漏极和源极连接在一起来产生一个开
关电路。两个晶体管的连接方式只能有两种，串联或并联。
两个n F E T的串联如图6 - 1 8 a所示。从图中可以看出，串联可描述为“端到端”的排列，它
通常画成带有一个隐含的连接。电气上，串联的器件看成是有相同的电流流经它们。
图6-18 串联的MOSFET
串联F E T的开关属性由它们的极性( n型或p型)来决定。对于图6 - 1 8 a所示的两个n F E T，两
个晶体管的栅极必须都加上逻辑1以同时接通这两个晶体管，产生顶部(x)与底部(y)之间的连
接。这种情形可描述为
如果A= 1且B= 1 ,
那么x与y相连接。
如果A= 0或B=0 (或两者都成立)，那么至少有一个F E T为O F F，其作用相当于断开的开
关；这样x端和y端在电气上相互隔离。
串联的p F E T如图6 - 1 8 b所示。由于栅极信号要求为0以接通p F E T，我们必须在M pA和M pB
的栅极都加上逻辑0以实现顶部与底部之间的连接。换句话说，
如果A= 0且B= 0 ,
那么x与y相连接。
如果输入中有一个为0，那么x和y将不会相连。
并联的晶体管可以用同样的方法进行分析。如图6 - 1 9所示，如果M O S F E T的漏极共用，
那么这两个晶体管就说成是并联的。首先我们考虑图6 - 1 9 a所示的n F E T对。若A= 1，那么x和y
通过MOSFET MnB相连接。若A和B都为1，那么两个晶体管的作用都象是接通的开关。这样，
我们可以写出
如果A= 1或B= 1或两者都成立,
那么x与y相连接。
第6章C M O S逻辑电路139
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a) nFET b) pFET
晶体管之间隐
含的连接
当且仅当A= 1且
B = 1时x连接到y
当且仅当A = 0且
B = 0时x连接到y
注意对于我们的逻辑电路，栅极已定义成连接到输入端。
来描述此组合。如果我们将两个p F E T用并联来排列，如图6 - 1 9 b所示，那么叙述变成
如果A= 0或B=0 或两者都成立,
那么x与y相连接。
因为p F E T要求栅极为逻辑0以产生闭合开关的作用。
图6-19 并联的MOSFET
通过讨论串联和并联F E T的开关属性，说明了A N D函数和O R函数可以用n F E T和p F E T
这两者来表示。因为我们只看到x端如何连接到y端，所以对于它们的自身而言，上述讨论
的晶体管组合都不可能产生一个完整的逻辑函数。举个例子，假设我们有如图6 - 1 8 a所示的
两个串联的n F E T，若其中A= 1且B= 0。在此情形下，我们不能写出x和y之间的任何关系。但
是，通过采用图6 - 1 7所示的以单个门表示的n F E T组和p F E T组，我们将学会如何解决这个问
题。
我们现在开始用互补的M O S F E T对来产生出一系列C M O S逻辑电路。为了达到此目标，
我们注意到下列论述：
• 串联n F E T可用于构造A N D函数
• 并联n F E T可用于产生O R函数
串联和并联就是这样相互成对。为了写出p F E T的等效语句，我们必须考虑到需要输入逻
辑0来接通p F E T开关。这样，回忆起狄摩根关系式
( 6 - 1 )
使得我们可作如下描述
• 串联p F E T可用于产生N O R函数
• 并联p F E T可用于产生N A N D函数
在C M O S中，N O R和N A N D ,以及N O T函数被作为基本逻辑门来使用。
6.5.1 NOR门
为了构造一个CMOS NOR2逻辑门，我们将采用带输入A和B的两个互补对，如图6 - 2 0 a所
示。图中两个n F E T，M nA和M nB是并联的，而pFET MpA和M pB是串联的。
此电路的运算可用图6 - 2 0 b所提供的表格来理解。我们将这些晶体管看成为开关。若A= 1 ,
或B= 1，或两者都成立，那么n F E T开关M nA或M nB中至少有一个是闭合的，它将把输出
—A
+B
连接到地。由于至少有一个p F E T是断开的，所以这将产生的输出为0。只有当A= 0且B= 0时，
输出才连接到电压VD D(因为输出为逻辑1 )，所以M pA和M pB两者都闭合；在此情形下，两个
n F E T都是断开的。这四种可能的情形由图6 - 2 1 a - d来概括。所画出的图片用于表明M O S F E T是
140 数字系统设计基础教程
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如果A= 1或B=1 (或两者都成立) ,
那么x与y相连接
如果A= 0或B=0 (或两者都成立) ,
那么x与y相连接
O N (象闭合的开关一样导通)还是O F F (断开的开关)。为了验证这几种情形，只要我们记住加到
n F E T栅极的逻辑0将把该晶体管的状态变成O F F，而栅极输入为1将会把晶体管的状态变为
O N；p F E T的情形正好与之相反。一旦确定了每个晶体管的状态，产生的开关图将表明输出
结点是连接到电源还是连接到地，因而也就给出了输出值。
图6-20 CMOS NOR2门的输入组合
N O R 2门的逻辑结构很容易进行扩展以产生带有三个输入的N O R门。考虑到输入变量为
A , B和C，我们用三个M O S F E T互补对来构造N O R 3，其中三个n F E T为并联，而三个p F E T为串
联。这将产生图6 - 2 2所示的电路。此方法可应用于带有四个(或更多) 输入的N O R门的情形。
但是，带有多于四个输入的CMOS NOR门的开关时间变得很长，故在高性能的设计中通常应
避免采用。
图6-21 CMOS NOR2门的输入组合
第6章C M O S逻辑电路141
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a) CMOS电路b) 运算总结
图6-22 CMOS中的NOR3逻辑门
6.5.2 NAND门
CMOS NAND逻辑门通过再一次使用两个互补对来构造，只是现在两个n F E T以串联排
列而两个p F E T是并联的。产生的电路如图6 - 2 3 a所示。电路的运算归纳于图6 - 2 3 b所示的表格
中。
图6-23 CMOS NAND2门的输入组合
我们来找出输出
—A·B连接到地使得计算值为逻辑0的情形。为了使这种情形出现，我们必
须使A= 1且B= 1以确保M nA和M nB这两个晶体管的作用都相当于闭合的开关。如果有一个输入
为0，那么至少有一个n F E T是断开的，而互补对中相应的p F E T为闭合的。这样就将输出连接
到电源VD D，产生一个逻辑1输出。这样运算表格就验证了该电路确实产生的是N A N D函数。
每一种输入组合的情形如图6 - 2 4 a～d所示，它用来帮助我们验证逻辑门的行为。求出逻辑门
输出的重要的步骤就是首先确定每一个晶体管的状态( O N或O F F )，然后追踪输出是连接到地
还是连接到电源VD D。
N A N D 2的结构可加以扩展，通过将3个n F E T串联排列而将3个p F E T以并联排列，并将晶
体管作为互补对连接到输入来构造出N A N D 3门。对于N A N D门的情形，很少发现带有多于4
个输入的N A N D门，因为此时的开关时间将会很长。
142 数字系统设计基础教程
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a) CMOS电路b) 运算总结
图6-24 CMOS NAND2门的输入组合
6.5.3 CMOS-逻辑的连接
C M O S集成电路为逻辑设计提供了一个极好的技术基础。在这些电路中，值得记住的是，
布尔逻辑变量，比如A和B，只能假设有“ 0”和“ 1”这两个二进制值； C M O S逻辑网络为逻
辑位( b i t )和电路实现之间提供了连接关系。一旦认识到这一点，我们学过的所有逻辑设计方
法均可直接用于C M O S中。
为了理解此概念，考虑图6 - 2 5所示的N O R 2门。该逻辑门有三个产生输出f = 0的输入组合：
( A B ) = ( 1 0 ) , ( 0 1 )和( 11 )。根据前面图6 - 1 7所示的通用C M O S逻辑门，输出为0的含义为
• nFET逻辑块的作用类似于一个闭合的开关，并且
• pFET 逻辑块的作用类似于一个断开的开关。
如果我们想设计n F E T逻辑块，那么我们需要将两个n F E T连接在一起，以确保所有产生
f = 0的3个输入组合均产生一个从2晶体管组的顶部到底部的闭合开关。根据图6 - 2 5 c所示的卡
诺图，值为0的项提供了n F E T阵列的信息。如图所示，将这些项分组产生输出的补码为
( 6 - 2 )
从本节前面的讨论中我们知道， O R运算隐含着的两个n F E T必须是并联的，说明了C M O S
电路与常规逻辑之间的联系。由于n F E T将0值(地)连接到输出，所以我们必须对表达式取补码
以得到
( 6 - 3 )
第6章C M O S逻辑电路143
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这正是我们希望得到的结果。一旦n F E T阵列的结构为已知，由于n F E T是并联的，所以
p F E T必须是串联的，从这个意义来讲， p F E T的连接正好是“相反的”。
图6-25 NOR2门的真值表分析
图6-26 NAND2门的真值表分析
N A N D 2可以用同样的方法进行分析。其卡诺图和逻辑阵列的关系如图6 - 2 6所示。在此逻
辑门中，只有一个输出值为0的输入组合。因此K图只产生一个项
( 6 - 4 )
这可通过观察来验证。通过应用我们前面的讨论可知， A N D运算隐含着n F E T必须串联。类似
地，我们知道p F E T必须并行连接。
实际上，K图可以用来确定晶体管阵列的连接关系；其中n F E T或是p F E T都可以被采用。
如果首先产生的是n F E T阵列，我们将对值为0的项进行分析，而p F E T阵列将用值为“1”的项
来构造。其它的阵列用下面将讨论的串行并行理论来产生。虽然我们将C M O S逻辑作为独立
的对象来对待是很有吸引力的，但将通过此处讨论的电路到逻辑的连接，优秀的设计师将两
者看成是等效的。
6.6 CMOS中的复合逻辑门
一旦我们知道了如何构造N O T，N A N D和N O R门，采用第3章中介绍的方法构造任何逻辑
函数的电路在理论上都是可能的。这将产生一组级联的C M O S逻辑门以实现所要求的运算。
144 数字系统设计基础教程
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a) 开关结构b) 运算归纳c) K图
a) 开关结构b) 运算归纳c) K-图
由于这种方法十分简单， C M O S通常允许我们产生的逻辑门比仅仅使用基本门得到的逻辑门
更为简单，并且使用的晶体管数目也更少。事实上，这就是在现代工艺中C M O S占据着如此
重要地位的一个原因。
我们首先来介绍一些术语。在本节中，我们将学习如何构造一个C M O S复合逻辑门。复
合逻辑门就是提供了基本的N O T，A N D和O R运算的函数的实现电路，它将这些基本运算都集
成在单个电路中。复合逻辑门与基本门具有相同的特征，也就是说：
• 它们使用的都是M O S F E T互补对，所以每个输入都连接n F E T和p F E T上。
• 复合逻辑门将用图6 - 1 7所示的通用电路来构造。
按照我们的方法，我们将采用n F E T和p F E T的串行-并行组合。其含义是n F E T和p F E T以
相反的方式来连接。例如，当两个n F E T为并联时，对应的p F E T (具有相同输入的)是串联的，
反过来也一样。这与用于N O R和N A N D电路的设计是相同的。最后，我们将发现C M O S非常
适合于构造具有如下的逻辑方程形式的逻辑门。
• A O I：A N D - O R - I N V E RT
或
• O A I：O R - A N D - I N V E RT
我们注意到A O I逻辑方程等效于互补的S O P形式，而O A I方程等效于互补的P O S结构。由于
这种相关性，构造第2章中讨论的结构化逻辑形式的复合C M O S逻辑门将是一个很简单的事
情。
6.6.1 3输入逻辑门
在第一节逻辑门的课程中我们将讨论带有三个输入的逻辑门，这三个输入标识为A，B，
和C。不同的函数可通过改变F E T的连接方式来得到。
A N D - O R - I n v e r t的例子
考虑图6 - 2 7所示的逻辑门。检查输入A和B，注意到A和B的n F E T是串联的，而A和B的
p F E T是并联的，我们就可以看到一个N A N D门的结构。这个电路与N A N D 2门的区别在于与互
补对相关的晶体管，该互补对有一个输入为C。
图6-27 AND-OR-Invert逻辑门的例子
此逻辑门实现的复合逻辑函数为
第6章C M O S逻辑电路145
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( 6 - 5 )
它具有基本的A O I结构。为了证明此描述，我们检查n F E T晶体管阵列来确定输出值为g= 0的输
入组合。g= 0是可能的，如果
因为它通过左边的n F E T网络为输出和地之间提供了连接，或者如果
C= 1
因为它通过右边的n F E T (它有一个输入C )将输出连接到地。图6 - 2 8 a和b用电路表示了这两种
情形以帮助我们理解上面的论述。以上叙述可归纳写成
如果
它可等效地写成
( 6 - 6 )
正如我们说叙述的一样。
图6-27 AND-OR-Invert逻辑门的例子
图6-28 产生逻辑0输出的输入组合
此函数可直接从功能表中通过提取S O P项来得到。由于S O P是非反相的，我们找出表格中
标明为g= 0的项。写出每一项并将它们进行组合得到
146 数字系统设计基础教程
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( 6 - 1 7 )
所以对上式取补码就可以得到与通过简单的定性开关分析得到的相同的结果。
现在我们来讨论晶体管阵列的本质。由于带有输入A和B的n F E T是串联的，所以具有相同
输入的p F E T是并联的。这与N A N D 2的情形相同。为了理解如何加入其它的晶体管，注意到带
有C-输入的n F E T与带有A和B输入的n F E T组是并联排列的；当分析--g时，这将得到O R运算。
用C作为输入的p F E T与输入为A和B的p F E T组是串联排列的。这样， n F E T和p F E T之间的串行-
并行结构被扩展应用到晶体管组中，而不仅仅是用于单个器件。对于一个给定的输入组合，
这种串行-并行的连接确保输出连接到电源VD D或地这两者之一，而这两者总是给出一个明确
定义的电压。这种方法消除了将输出结点同时连接到电源和地，或出现输入即使已明确定义
而输出没有连接到电源或地情形出现的可能性。
O R - A N D - I n v e r t的例子
下面我们来考虑图6 - 2 9所示的逻辑门，它实现的函数为
( 6 - 8 )
上式为O R - A N D - I n v e r t的形式。此电路以N O R 2门为基础，这可通过检查输入A和B来理解；
对于这两个变量， n F E T是并联的，而p F E T是串联的。与另一个输入C相联系的晶体管与由
M nA和M nB组成的组是串联排列的，而由C驱动的p F E T与由M pA和M pB组成的p F E T组是并联
排列的。
图6-29 CMOS OR-AND-Invert门
通过检查n F E T阵列并找出产生f = 0的所有可能的输入组合，我们可以验证输出的函数。
首先，我们看到要使M nC处于导通状态，C= 1必须成立。一旦建立了此条件，那么A= 1或B= 1
必须应用于各自的n F E T以实现到地端的连接。这些特点可归纳说成
如果
所以对上式取反可得到f= 1的条件，给出函数
( 6 - 9 )
正如我们原来叙述的一样。A.C =1和B.C =1这两种情形下开关网络的工作的情形表示在图
第6章C M O S逻辑电路147
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6 - 3 0 a和b中。再强调一次，串行-并行结构自动地保证了输出具有明确的定义，使得该结构在
实际的工程应用中十分有用。
图6-30 产生逻辑0输出的OAI输入组合
当然，用标准的简化方法也可得到同样的函数。对于该电路，我们构造一个3变量的卡诺
图，此卡诺图含有功能表中所示的f= 0的输入组合。按图6 - 3 1所示方法进行分组可直接给出简
化的表达式
( 6 - 1 0 )
所以对上式取补码可得到相同的结果。
图6-31 OAI函数的卡诺图分析
6.6.2 通用的4输入门
串行-并行逻辑门结构可以扩展到具有更多输入的情形。图6 - 3 2表示的是一个通用的带有
4个输入的逻辑门。该逻辑门可给出A O I形式的逻辑函数
( 6 - 11 )
这可以通过检查开关网络的工作情况来证明。若A·B = 1或C·D = 1中有一个成立，输
出的值h= 0。其中A·B = 1时，该逻辑门通过左边的n F E T阵列提供了一个到地的导通路径，
而C·D = 1时，该逻辑门通过右边的电路给出了一个导通路径。这些结论等效于下面的表述。
148 数字系统设计基础教程
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( 6 - 1 2 )
通过对上式取补码可以得到函数h。注意p F E T阵列是采用合适的串行-并行排列进行连接
的：
• 带有输入A和B的n F E T是串联的，所以输入A和B的p F E T是并联的。
• 带有输入C和D的n F E T是串联的，所以输入C和D的p F E T是并联的。
• nFET 组(A,B)和(C,D)是并联的，所以p F E T组(A,B)和(C,D)是串联的。
这些排列确保了该逻辑门可正常工作。
图6-32 CMOS 4-输入AOI逻辑门
此电路的用途之一就是用于构造X O R和X N O R电路。例如，我们定义值C = -A，且D =-A，那么
( 6 - 1 3 )
给出了异或函数。相反地，如果B =
-C
且D =
-
A，那么
( 6 - 1 4 )
上式可以通过代数简化来证明；它表示此逻辑门可用于产生等效（ X N O R）函数。这些特别
的情形如图6 - 3 3所示
一个4输入O A I逻辑门表示在图6 - 3 4中。此电路实现的通用函数为
( 6 - 1 5 )
此式可以通过前面讲述的方法来证明。若希望输出p= 0。则要求A= 1或B= 1以提供一个从输出
结点穿过带有输入A和B的第一“层” n F E T的导通路径。其余连接到地的路径在C= 1或D= 1时
获得。组合这些表述我们可以将补码-p 写出为
第6章C M O S逻辑电路149
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图6-33 CMOS XOR和XNOR逻辑门
( 6 - 1 6 )
所以对其进行N O T运算可得到正确的函数。我们将它留下来作为一个练习，该练习表明F E T
是用串行-并行规则进行正确连接的。
图6-34 一个4输入OAI逻辑门电路
6.6.3 逻辑级联
通过仅仅将一个门的输出作为下一个门的输入，级联逻辑网络是很容易用C M O S来实现
的。虽然我们可以用基本的N O T，N A N D，和N O R门来构成数字系统，但首先将逻辑融合到
A O I和O A I逻辑函数通常更为有效。通过在单个电路中进行多个简单的运算，可以减少电路中
连线的数量。
作为一个例子，我们来考虑图6 - 3 5所示的逻辑图。这是一个以两个复合逻辑门为基础的
电路；其中第一个逻辑门具有O A I结构，而第二个逻辑门则基于A O I形式。其输出给出为
( 6 - 1 7 )
其中，我们已经将O A I门输出定义为(这在图中没有明确表示出来)
150 数字系统设计基础教程
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a) XOR 门b) XNOR门
( 6 - 1 8 )
逻辑函数g的C M O S级联如图6 - 3 5 b所示。它清楚地表示出用少量的逻辑门和晶体管来实现多
个基本逻辑运算的能力。具有挑战性的工作是得到这种C M O S门结构的逻辑函数的形态。
图6-35 CMOS逻辑级联的例子
6.7 MOSFET逻辑形式
目前为止讨论的串行-并行逻辑门只是用C M O S产生逻辑门的几种可能方法中的一种。作
为逻辑设计平台的C M O S良好的适应性使得它可以发展成为高密度逻辑网络采用的主要工艺。
C M O S在构造逻辑电路方面的功能如此强大的一个重要特征就是因为它使用了M O S F E T，
而M O S F E T是在硅片上工艺上可能制造出的最简单和最小的开关。硅片级设计的细节我们将
在第7章中介绍。对于目前的讨论，我们的重点在于将F E T建模成本质上适合于标准布尔代数
的逻辑控制的器件。
6.7.1 FET的逻辑描述
考虑图6 - 3 6 a所示的n F E T。它的开关特性可以通过将A看作输入，而将B看作输出来得到。
晶体管的控制通过加到栅极的C来建立。图6 - 3 6 b表示的是当C= 0时n F E T的特征，它对应于低
电压。由于n F E T是断开的，所以A和B之间没有联系，不可能写出一个正式的逻辑表达式。如
果我们将栅极的变量值改为C= 1，那么n F E T将导通，如图6 - 3 6 c所示，此时我们可以写出
第6章C M O S逻辑电路151
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a )逻辑图
b ) C M O S级联
O A I门
O A I门
A O I门
A O I门
如果C=1 那么
B → A
其中第二行读作“A传输到B”。
图6-36 nFET的逻辑模型
这对于正式的描述已经足够了，但它不是可以应用于布尔代数的形式。更为合适的形式
为
(当且仅当C= 1 ) ( 6 - 1 9 )
所以n F E T本身进行的是输入和加到栅极变量之间的
A N D运算。值得注意的是条件“当且仅当C= 1”的含义
为若C= 0方程不成立。虽然这似乎是器件使用的一个限
制，但C M O S电路同时包含具有互补特性的p F E T，而
p F E T的互补特性可以解决此问题。
下一步，我们来研究图6 - 3 8 a所示的p F E T。与n F E T一样，A和B分别为输入和输出变量。
而C作为控制位使用。对此器件，我们将其运算正式地写成
如果C=0 那么
B ← A
因为栅极加入C= 1时，p F E T的作用类似于一个闭合的开关。C= 1时将产生一个断开的开
关，此时A和B之间没有联系。综合这两个条件可以给出布尔表达式
(当且仅当C= 0 ) ( 6 . 2 0 )
其中我们在A N D表达式中使用
-C
项来表示条件C= 0。它可由图6 - 3 8 b所示的逻辑模型来归
纳。
图6-38 pFET逻辑模型
6.7.2 电压传输特征
这些简单的讨论表明n F E T和p F E T本质上都可进行输入变量和加于栅极的控制位之间的
A N D运算。那么在C M O S中我们为何同时需要这两种晶体管呢？这是因为电压到二进制的接
152 数字系统设计基础教程
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a) 变量b) 断开的开关c) 闭合的开关
(控制)
输入输出
输入输出
图6-37 nFET逻辑方程的归纳
a) 变量b) 逻辑模型
输入输出
（控制）
口使得电路电压和布尔值0和1之间产生了关联。考虑图6 - 3 9 a所示的n F E T电压传输特性，其中，
我们在栅极加上一个等于电源值VD D的高电压；这是电路中最大的电压，所以它使得电路可以
良好导通。n F E T的传输特性如图6 - 3 9 b所示。如果输入电压VA允许在0 v和VD D之间变化，我们
将发现输出电压VB的范围限制在0 v和V1之间，其中V1
其中，VT n称为n F E T的门限电压。门限电压将在下一章中讨论。本质上，它是晶体管的电
特性，其典型值约为0 . 5 v。若不考虑数值，我们通常可将电压传输特征归纳成，
• nFET 可以传输一个强逻辑0，但它不能传输弱逻辑1。
图6-39 通过nFET的电压传输
这个电压到二进制的转换问题暗示，我们应避免n F E T用于传输逻辑1电压电平的情形，
除非对电路进行修改使较低的电压值得到补偿。
p F E T具有与n F E T正好相反的电压传输特性，这正是我们所希望的，因为它们是互补的器
件。为了接通p F E T，我们在p F E T的栅极加上0 v电压；这等效于将栅极连接到地，就象图6 -
4 0 a一样。图6 - 4 0 b所示的传输特征表示p F E T可传输一个高电压值VD D，但最低的输出电压为
VB=V0> 0 v，其中
V0= |VT p| ( 6 - 2 2 )
而VT p为p F E T的门限电压；根据惯例， VT p为负数，其典型值为|VT p|≈0 . 5 v。p F E T的传输特
征可归纳说成
• pFET可以传输一个强逻辑1，但它不能传输弱逻辑0。
图6-40 通过pFET的电压传输
6.7.3 互补定律
上述的讨论为基于晶体管对的C M O S逻辑门提供了电路设计的基本原理。由n F E T和p F E T
第6章C M O S逻辑电路153
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弱1
强0
a) 电路b) 导通特性
a) 电路b) 导通特性
弱1
强0
组成的互补对采用的是具有相反开关特性并具有相反电压传输特性的器件。应用上述的结果
表明：
• nFET应该用于传输低电压( 0 v ) ,而
• pFET 应该用于传输高电压(VD D)。
这可以从本章介绍的所有逻辑门中来理解。考虑图6 - 4 1中的反相器。为了分析其逻辑特
征，应注意到电源(VD D)为逻辑1，而地( 0 v )为逻辑0。输出函数可看成由两项组成，其中一项
来自p F E T，而另一项来自n F E T。p F E T逻辑描述为
-A
·1，而n F E T的输出为。由于A只能为一
个值( 0或1 )，所以输出可表示成两个可能值O R运算的结果，写成
( 6 - 2 3 )
物理上，当p F E T为O N时，产生第一项输出，而当n F E T为O N时，第二项提供其输出。很明显
上式可简化为
( 6 - 2 4 )
这正是我们所希望的结果。但是应该注意的是互补结构提供了逻辑0和1的强电压电平，并通
过保证一个晶体管为O F F时输出由另一个晶体管来定义，消除了F E T逻辑方程无定义情形的出
现。
这种逻辑分析方法可扩展应用于任何C M O S门。图6 - 4 2表示的是N A N D 2门的逻辑形式。
图中n F E T链将输出连接到地，而地为理想的逻辑0。这样n F E T产生一个形式为A·B·0的
项，它的计算结果为0。但我们必须用它来保证输出与地之间具有明确定义的连接。两个
p F E T分别产生
--
A ·1项和
-B
·1项。正如图中所表示的，通过将这三个可能值相与可以得到
N A N D函数
( 6 - 2 5 )
其中我们采用了狄摩根简化。作为最后一个例子，考虑图6 - 4 3的N O R门。其逻辑用表达式表
示为
( 6 - 2 6 )
此式很容易通过将每种可能的值进行与运算来验证。这些例子表明M O S F E T逻辑方程与
C M O S逻辑门的结构之间具有直接的关系。
154 数字系统设计基础教程
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图6-41 反相器电路的逻辑分析
p F E T传输VD D
n F E T传输0v
图6-42 NAND2的逻辑分析
图6-43 NOR2的逻辑分析
6.7.4 电流开关
正如前面讨论的， n F E T可以传输强逻辑0电压，而不能传输弱逻辑1电压。但是，如果我
们选择电流I作为逻辑变量，有
• I=0 为逻辑0 ,而
• I≠0 为逻辑1。
那么逻辑1电压的减少将不重要。实际上，用电流流动来表示逻辑变量的网络是难以实现的。
这是因为电流每次遇到三个或更多导线交叉的结点都会产生分支。将电荷守恒应用于图6 - 4 4
电路得到
I=I1+I2 ( 6 - 2 7 )
也就是流入结点的电流等于从结点流出的电流。这在电子电路分析中称为卡切夫电流定律。
问题在于I1和I2这两个电流分量通常是不相等的，而且是不可预测的。无论如何，讨论使用电
流和光作为逻辑变量的这一类网络将会十分有趣。
电流和光之间的联系是通过采用光电器件来建立的。光电器件是一个电子器件，它在有
电流流过时发光，或者吸收光来产生电流。前者称为光发射体，通常指的是光致发射二极管
( L E D )或是半导体激光器。吸收光的器件称为光检测器，它通常用于光纤传输系统中，比如太
阳能电池。
第6章C M O S逻辑电路155
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我们来讨论如何将光致发射二极管用于简单的逻辑网络中。图6 - 4 5表示的是L E D的重要
特征。在图6 - 4 5 a中，开关是断开的，没有电
流流经L E D，这由电路右边的符号来表示。当
I= 0时，器件没有发光。对于L E D不发光的情
形，我们将光变量L的值定义为L= 0，如果我
们像图6 - 4 5 b一样将开关闭合，电路将被接通，
电流开始流动。L E D接通并发光，这种情形定
义的状态为L= 1。
图6-45 光致发射二极管(LED)的特征
开关与晶体管之间明显的连接将以n F E T作为逻辑控制的开关。A N D函数通过图6 - 4 6 a所
示的F E T串联来产生。在此电路中我们可以写出
L=A·B ( 6 - 2 8 )
因为必须满足A= 1和B= 1同时成立来产生电流流动及接通L E D。O R函数以类似的方法构成。
将两个n F E T并联排列产生图6 - 4 6 b所示的电路，该电路给出
L = A + B ( 6 - 2 9 )
这是显然的，因为A= 1或B= 1中任何一个成立都将允许电流流动，这样L E D就可以发光。
图6-46 以电流和光为参数的基本逻辑函数
这些简单例子的含义不是用于说明功能强大的逻辑的实现方法。与之相反，其意义在于
说明逻辑电压(它控制着F E T )和L E D的光输出L之间的关系。
6.7.5 光纤传输网络
光纤数据链是设计来发射串行数据流的系统，它采用的是前面讨论的光变量L的概念。一
个通用的光纤系统表示在图6 - 4 7中。图中电数据被发射到发射器单元，该单元接受电压脉冲
并驱动L E D或激光器。光源的输出被汇聚到光导纤维中。一旦光波进入了光纤，它就保留在
156 数字系统设计基础教程
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图6-44 电流在结点处分支
电路2
电路1
断开闭合电流流动
a) LED OFF b) LED ON
a) AND函数b) OR 函数
里面并沿着光纤的路径进行传输。在接受器端，光波退出光纤并到达光电探测器。当有光波
入射到光电探测器上面时，此器件将产生一个电流脉冲。
图6-47 光纤发射系统
光纤网络真正的核心含义为光脉冲从发射器通过光纤网络被引导到接收器。光导纤维
本身是一束由称为芯线( c o r e )的中心区域组成的玻璃纤维。它的外围由称为覆层( c l a d d i n g )
的外层覆盖层包围着。这两个区域设计成具有使得光波在心线内被捕获和引导的光特性，
这些由图6 - 4 8来表示。光纤典型的截面图表示在图6 - 4 9中。覆层外直径的典型值约为
1 2 5mm = 0 . 1 2 5 m m；它通常用直径约为2 5 0mm = 0 . 2 5 m m的保护塑料套管来包围。与之相比较，
内芯线部位就非常小，其典型值约为9mm。光纤在通信系统中被广泛地应用，因为它们具
有以下特征：
• 光纤不受电磁干扰( E M I )和串扰的影响。
• 光纤的重量很轻。
• 光纤牢固的惊人。
• 光纤可携带大容量的串行格式的数据。
光纤的详细的讨论超出了此处讨论的范围。需要记住的重要的一点是，光波信号L仅仅是
一个二进制形式的变量，它与任何逻辑网络中出现的变量是一样的。
图6-48 光纤中光波的导引图6-49 光纤的横截面
光纤传输系统广泛地应用于现代通信系统中。它包括电话中继线、计算机网络及有线电
视分布系统等等。虽然采用光波和光纤使得应用看似十分独特，但是它们都采用这里介绍的
数据逻辑的基本原理进行工作。
6.8 问题
1. 确定下面每个n沟道M O S F E T的导通状态( O N或O F F )。
第6章C M O S逻辑电路157
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输入
输出
光波信号
电子接
收器
电子发射器
光波信号
光导纤维
光束
覆层
光波信号
包含光波
的光纤维
芯线
覆层
芯线9mm
确定下面每个p沟道M O S F E T的导通状态( O N或O F F )。
确定使n沟道M O S F E T的状态变为O N的输入值。
确定使p沟道M O S F E T的状态变为O N的输入值。
下面所示的每个M O S F T E T的输入值为0或1。对于每个电路，确定结点x和y在电气上是否
是相连接的。
158 数字系统设计基础教程
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门
源
源
源
源
门
a) b) c)
a) b) c)
a) b) c)
a) b)
a) b)
对于所示的每个电路，确定保证结点x和y电气相连接的输入值。
确定使电路中结点x和y电气相连接的输入组合。
画出4输入N O R门( N O R 4 )的C M O S逻辑门。
画出3输入N A N D门( N A N D 3 )的C M O S逻辑门。
画出产生A N D函数X·Y的C M O S逻辑级联。
11. 设计输出为g = A·
-B的C M O S逻辑级联。
12. 设计产生输出函数F(A, B) =-A + B的C M O S逻辑电路，你可以使用简单的逻辑级联。
13. 设计出O R函数X+Y的C M O S逻辑级联。
14. 构造一个产生逻辑函数F(A, B) =-A·
-B的单个C M O S逻辑门，该逻辑门直接采用A和B作
为输入(不是用它们的补码)。提示：用狄摩根定理你可以容易地写出用C M O S构造的函数F的
形式。
15. 构造单个C M O S逻辑门，它的输入为x和y，输出形式为
( 6 - 3 0 )
16. 用互补结构设计函数
的C M O S逻辑门。其目标是设计出最简单的电路，所以在构造电路之前分析可能的简化
的函数形式。
17. 下面的C M O S逻辑门只表示出n F E T。( a )确定函数f (x , y, z)，然后( b )构造此逻辑门的真
值表。
第6章C M O S逻辑电路159
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a) b)
a) b)
18. 用互补结构设计可以实现函数
( 6 - 3 1 )
的C M O S逻辑门。尽你所能使用最少数目的晶体管。注意函数中每个变量都出现了两次，所
以这可能可以共享M O S F E T。
19. 通过采用将A O I门级联到反相器的方式设计出函数
的C M O S逻辑电路。此函数在C M O S中可以只用一个门(而不是2门级联)来实现吗？
20. 下面的C M O S逻辑门只表示出n F E T。确定函数g(x , y, z)，并构造此逻辑门的真值表。
21. 下面的C M O S逻辑门只表示出n F E T。确定函数F(x , y, z , u , v)，并构造此逻辑门的真值表。
160 数字系统设计基础教程
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22. 设计出问题[ 6 . 1 7 ]中C M O S逻辑门的p F E T网络。
23. 设计出问题[ 6 . 2 0 ]中C M O S逻辑门的p F E T网络。
24. 设计出问题[ 6 . 1 9 ]中C M O S逻辑门的p F E T网络。
25. 下面C M O S逻辑门只表示出p F E T，确定每个门设计来产生的函数。
26. 设计出问题[ 6 . 2 5 ]中逻辑门的n F E T电路。
27. 下面C M O S逻辑门只表示出p F E T，确定每个门设计来产生的函数。
28. 设计出问题[ 6 . 2 7 ]中逻辑门的n F E T电路。
29. 假设你想用C M O S逻辑电路实现下面的函数：
F=a·b+c·(d+e)
确定可以有效地实现此函数需要的单独逻辑电路的数目。然后设计出该电路。
3 0 .考虑下面的电路。填入具有合适输入的n F E T以便此逻辑门可以实现下面的函数：
第6章C M O S逻辑电路161
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a)
a)
b)
b)
3 1 .考虑下面的电路。填入具有合适输入的p F E T以便此逻辑门可以实现下面的函数：
3 2 .设计出象图6 - 4 6那样的n F E T- L E D逻辑网络。该逻辑网络实现的函数为
3 3 .设计出象图6 - 4 6那样的n F E T- L E D逻辑网络。该逻辑网络实现的函数为
3 4 .考虑下面所示的n F E T- L E D逻辑网络。设计出每个所列出逻辑函数的逻辑网络。每个
变量使用一个F E T，但在设计中你可以同时使用n F E T和p F E T。
35. 选择一个涉及计算的“通俗”的杂志，看看你是否可以找出真实世界中光纤系统的例
子。列出你找到的所有系统的特征，比如用法，数度等等。
162 数字系统设计基础教程
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