ASIC/SoC验证

Mentor ASIC/FPGA验证平台介绍

        ASIC/FPGA设计验证流程是一个复杂的过程，它由多个工作环节组成，对于工程师团队来说哪一个环节没有把握好都有可能会引入严重的设计问题，我们推荐的ASIC/FPGA设计验证流程如下图所示。

 
图1 – ASIC/FPGA开发流程

        设计团队和验证团队从对产品规格书的需求分析开始，将工作分解为各个流程块，当所有的流程块都被完成之后，我们才能确保ASIC/FPGA的设计质量可以满足产品的需求，Mentor公司对ASIC/FPGA的工作流程提供了全套的验证工具支持。

Questa SIM

        Questa是Mentor Graphics公司基于多项行业领先技术、支持业界所有标准、面向复杂大规模ASIC/SoC验证而推出的完整的验证平台，同时Questa也是目前市场上单一引擎的高性能验证解决方案，全面整合了包括测试自动化、ABV、CDV以及验证管理等在内的最新一代的验证技术。作为验证技术的基础，Questa平台可以和Mentor Graphics公司其它的产品实现整合，定制面向特殊方法学的可扩展验证解决方案。

        Questa基于对SystemVerilog、SystemC、SystemC验证（SCV）和事务级建模（TLM）库的支持，可以应用高级验证方法学UVM/OVM。通过Questa提供的单内核混合语言验证环境，UVM/OVM测试平台可以和Verilog、VHDL、SystemVerilog、SystemC或这几种语言任意组合实现的设计相连接。

图2 – Questa SIM用户界面

目前由于约束随机和CDV的应用，验证过程中的信息量急剧地增加。Questa的UCDB可以管理并收集所有的覆盖率数据：代码覆盖率、功能覆盖率和断言覆盖率，并统一存储在同一数据库中。验证管理功能通过输入测试计划，并将测试覆盖率与测试对象联系起来，从而为管理人员与工程师提供了强大的支持。

 

图3 – 覆盖率相关数据

        Questa具有功耗意识的功能验证可确保电源网络与硅实现功能保持一致。同时，将电源网络的抽象层次提高至RTL级，从而提供了最好的性能产出与最早的分析与调试。并且，由于Questa通过一单独文件描述电源网络，所以对现有RTL流程无任何影响，RTL代码也无需任何修改。

主要特点：
 高性能的验证环境
 高级验证方法学
 测试自动化与CDV
 验证管理
 基于断言的验证
 具有功耗意识的验证
 集成多语言调试

 可扩展验证

Questa CDC

        当前复杂FPGA或芯片设计，特别是SoC设计通常都包含多个时钟域，在实际硬件上，经常会遇到亚稳态的问题，然而亚稳态问题在通常的仿真过程中很难被暴露出来，因此导致当芯片生产出来之后才发现CDC（Clock Domain Crossing）问题，但昂贵的生产与项目成本费用使得业界亟需相应的EDA工具来预先发现这样的问题。
 

图4 – Questa CDC工作原理

        Questa CDC可针对常见的CDC设计形式自动地产生协议监测器，包括经两级DFF同步后跨越时钟域的单bit控制信号、使用2DFF同步器的跨时钟域多bit数据信号、MUX同步结构的数据与控制信号及FIFO同步器等。这些自动产生的CDC协议监测器可在仿真环境下运行，检查出所有可能导致传送数据完整性发生破坏的情况。

        Questa CDC除本身已具备的强大静态的CDC信号再聚合分析能力之外，再结合独一无二的CDC-FX功能，使得CDC再聚合问题彻底解决。CDC-FX可利用现有的仿真环境在时钟域再聚合路径上自动地去检验设计对亚稳态的容忍程度，从而极早地识别原先需要实际硬件电路环境下才能被发现的功能错误。

主要特点：
 CDC静态检查
 CDC协议检查
 CDC再聚合检查
 易用的调试环境

 自动生成断言代码

Questa Formal

        随着SoC复杂度的不断提升，为功能验证带来了前所未有的挑战。因为设计拥有越多的信号个数，可能出现的信号组合就呈现爆炸式的增长，为了解决这一问题，业界提出了形式验证方案。所谓的形式验证，是指工具通过自动分析电路中的逻辑结构来推导出是否有极端的情况使预先设定的设计规则有可能无法满足。由于这种验证不需要用户的测试向量,并且可以对电路做穷举法验证，因此，对于某些传统验证手段无法做到但是又至关重要的电路，就必须采用形式验证这种手段来保证设计的可靠性。

        Questa Formal形式验证解决方案集成了业界最强大的静态与动态形式验证技术，同时结合了在业界广泛应用的基于断言的验证技术，从而帮助设计与验证工程师快速且可预测地实现时序收敛。通过Questa Formal验证技术，用户可针对复杂逻辑进行穷举分析，设计中潜在的corner-case全部被快速准确地探查出来，而这些问题是传统的验证手段无法实现的，增强了设计者对产品可靠性与正确性的信心。 Questa Formal断言提供全面的各种断言形式的支持，包括Verilog、PSL、SVA、OVL与CheckerWare.

图5 – 高级断言验证IP库
主要特点：
 独一无二的设计推演能力简化了断言的应用与维护
 覆盖率自动生成机制快速地识别设计漏洞
 支持CheckerWare、PSL、SVA、OVL等各种断言格式
 多个验证场景的断言覆盖率的合并与排序
 全面的设计检查（Assertion Checker）与协议监测（Protocol Monitor）断言库
 利用形式验证技术穷举验证CDC功能问题
 业界最强大、容量最高的形式验证技术
 完整的静态与动态形式验证解决方案

 强大的形式验证覆盖率策略引导验证的完备性与高效性

Questa Codelink

        工程师团队在包含嵌入式处理器的系统开发过程中，需要对软件和硬件一起工作时的情况进行验证。我们需要做出的选择是在设计开发的哪个过程来做这件事对系统开发最有效，用什么样的方法效率最高。

        Questa Codelink可以用来调试所有的嵌入式软件。它最大的价值是能够在嵌入式软件中对硬件部分及系统的固件进行验证。通过在Questa Codelink中完整的仿真系统的启动过程，Questa Codelink减少了原型系统发布前软硬件之间不兼容的风险。Questa Codelink处理器支持包含有一个指令集模型，为具体的应用运行标准的目标文件，还包含BIM模型，用来提供ISS模型和外部硬件仿真器的接口。PSP是由IP供应商和合作伙伴开发的，采用的器件如ISS模型和外围模型都是经过了验证的，符合IP供应商的处理器模型规范。

图6 – Questa Codelink工作界面

        Questa Codelink可以与所有主流的逻辑仿真器集成在一起，包括Mentor ModelSim、Questa、Synopsys VCS、Cadence NC-Sim等，从而为设计验证提供了完整的验证接口，实现对基于assertion的验证技术和工具的兼容。

图7 – 协同验证

        软硬件协同验证使设计师能够在硬件电路板设计制造完成之前数月就可以创建一个虚拟的有复杂的嵌入式系统的原型。通过在硬件仿真器上运行嵌入式软件，Questa Codelink协同验证环境允许设计师对软硬件接口进行完全的验证，加速了固件的调试，减少了后期设计集成的错误，确保了芯片的一次成功。

主要特点：
 软硬件仿真完全可视化和可控制
 在设计早期高效率的调试硬件，固件和软件部分
 支持ARM、MIPS、PowerPC等诸多主流嵌入式CPU

 有很强的易用性，不需要修改软件，兼容所有的硬件验证环境

Questa CoverCheck

        Questa CoverCheck显著提升了实现代码覆盖率收敛的进程。即使在完成完备的仿真验证后，通常仍然会有一些没有被覆盖的代码。Questa CoverCheck可以定位这些问题，帮助使用者决定是否要忽略这段代码或者加强测试环境直至其被测到。

图8 – Questa CoverCheck

        Questa CoverCheck使用形式化方法来定位仿真器无法探查到的代码。

主要特点：
 基于Formal形式化技术，不需任何testbench与断言
 与Questa无缝连接，支持UCDB
 可更早发现覆盖率漏洞
 智能引导设计者加速代码覆盖率收敛
 完全自动化的流程
 良好的图形化分析界面

        Questa CoverCheck在仿真完成后，读取保存在统一覆盖率数据库（UCDB）中的代码覆盖率结果，然后使用形式化方法来特别定位无法探查的代码。一种可能性是：Questa CoverCheck可以证明目标代码实际上完全不会被执行。另一种可能性是：如果代码能被形式化方法探查到，则Questa CoverCheck通过显示激励波形，给设计者提供必要的指导以加强其编写测试向量并在下次的仿真中检查这一部分设计。Questa CoverCheck通过形式化技术标记仿真中难以探查的代码覆盖率，因此其提供了一个有价值的验证方法。Questa CoverCheck既可以作为独立的形式化验证工具工作，也可以与动态仿真工具在Questa SIM高级验证平台中集成使用。

Questa Veloce2

        Mentor Graphics公司的Veloce2系列硬件仿真器是当前业界速度最快的硬件加速与仿真技术解决方案，为SoC芯片与嵌入式系统的验证提供了丰富且独特的硬件加速与仿真平台。借助Veloce2快速的编译速度、精确的模拟、高效率的调试及完整的信号可视性等技术，芯片或系统级设计的验证效率获得了显著提升。

        Veloce2是真正的企业级验证系统，在传统的在线仿真模式（ICE）上可使用高级的事务级加速方式。另外，Veloce2为设计者提供了众多常用的软硬件验证资源，帮助设计者迅速搭建可扩展的多用户验证环境，带来了非同寻常的投资收益。

        Veloce2硬件仿真器的交互式调试、完全的信号可视性与类似QuestaSIM软件仿真器的调试界面，为当今众多仿真验证工程师提供了极为友好的验证手段。

        Veloce2系列硬件仿真器提供的3个产品均建立在通用的逻辑电路板、软件与用户接口之上。同时，每一款Veloce2产品都是基于Mentor Graphics公司的高级“片上仿真”架构而开发，确保实现MHz级的硬件仿真速度，而不失调试效率与模拟精度。

        Veloce2 Quattro、Maximus与Double Maximus是双引擎的硬件加速与仿真器。

表1 - Veloce2 产品容量及性能列表

图8 - Veloce2 Quattro,Maximus
主要特点：
 可实现高达2MHz在线仿真速度
 MHz级别的加速性能
 支持多达16-128个异步时钟
 单引擎支持硬件加速与仿真
 所有产品均使用通用的逻辑电路板与配套软件
 支持硅前与硅验证
 支持硅前设计驱动与应用软件的验证
 多用户与多工程工作方式
 支持模块级、芯片级与系统级验证
 支持全部标准设计语言，没有任何自定义语法
 支持高级验证语言：C/C++、SystemC、SystemVerilog
 支持基于断言的验证：SVL、PSL、OVL
 支持高级验证方法学：UVM、OVM、VMM