嵌入式知识-ARM裸机-学习笔记（5）：S5PV210时钟系统详解

嵌入式知识-ARM裸机-学习笔记（5）：S5PV210时钟系统详解

一、SoC时钟系统

1. 什么是时钟？

时钟是同步工作系统的同步节拍，各部分通过这个节拍来找到协调一致的步伐，从而实现协调配合。
SoC内部有很多器件，例如CPU、串口、DRAM控制器、GPIO等内部外设，这些东西要彼此协同工作，需要一个同步的时钟系统来指挥。这个就是我们SoC的时钟系统。

2. SoC系统时钟

SoC的时钟获取方法

• 外部直接输入时钟信号，SoC有个引脚用来输入外部时钟信号，用的很少，一般用在多个CPU需要协同工作时。
• 外部晶振+内部时钟发生器产生时钟，大部分低频单片机都是这么工作的。
• 外部晶振+内部时钟发生器+内部PLL（倍频用）产生高频时钟+内部分频器分频得到各种频率的时钟，大部分高频嵌入式芯片都采用这种方法。

S5PV210系统时钟的设计
（1）为什么不用外部高频晶振产生高频信号直接给CPU？
主要是因为芯片外部电路不适宜使用高频率，因为传导辐射比较难控制；高频率的晶振太贵了。
（2）为什么要内部先高频然后再分频？
主要因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，没法统一供应。因此设计思路是PLL后先得到一个最高的频率（1GHz、1.2GHz），然后各外设都有自己的分频器再来分频得到自己想要的频率。（因为倍频比较麻烦，而分频简单，所有通过统一倍频后再根据需要进行分频处理）

时钟和系统性能的关系、超频、稳定性
（1）一般SoC时钟频率都是可以人为编程控制的，频率的高低对系统性能有很大影响。
（2）S5PV210建议工作频率800MHz～1.2GHz，一般为了保证稳定都将系统时钟设置到1GHz主频。如果你设置到1.2GHz就叫超频。超频的时候系统性能会提升，但是发热也会增大，因此会影响系统稳定性。

时钟和外设编程的关联
每个外设工作都需要一定频率的时钟，这些时钟都是由时钟系统提供的。时钟系统可以编程控制工作模式，因此我们程序员可以为每个外设指定时钟来源、时钟分频系数，从而指定这个外设的工作时钟。

时钟和功耗控制的关系
（1）SoC中各种设备工作时，时钟频率越高其功耗越大，发热越大，越容易不稳定，需要外部的散热条件越苛刻。
（2）SoC内部有很多外设，这些外设不用的时候最好关掉（不关掉会一定程度浪费电），开关外设不是通过开关，而是通过时钟。也就是说我们给某个外设断掉时钟，这个外设就不工作了。

二、S5PV210系统时钟详解

1. S5PV210时钟系统简介

时钟域：MSYS、DSYS、PSYS
因为S5PV210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3大块，叫做3个域。要清楚知道你要设置的这个模块属于什么域才行。
划分时钟域的原因是：210内部的这些模块彼此工作时钟速率差异太大了，所以有必要把高速的放一起，相对低速的放一起。

（1）MSYS域： 频率较高的部分（CPU、DRAM、IRAM&IROM）。
ARMCLK： 给cpu内核工作的时钟，也就是所谓的主频。
HCLK_MSYS： MSYS域的高频时钟，给DMC0和DMC1使用
PCLK_MSYS： MSYS域的低频时钟
HCLK_IMEM：给iROM和iRAM（合称iMEM）使用

（2）DSYS域： 和视频显示、编解码相关的部分。
HCLK_DSYS：DSYS域的高频时钟
PCLK_DSYS：DSYS域的低频时钟

（3）PSYS域： 频率相对较低的部分。
HCLK_PSYS：PSYS域的高频时钟
PCLK_PSYS：PSYS域的低频时钟
SCLK_ONENAND：

总结：210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。

时钟的来源是通过：晶振+时钟发生器+PLL+分频电路

从上图可以看出，S5PV210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡，产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。（有些模块，譬如串口内部还有进一步的分频器进行再次分频使用）

2. 初始化S5PV210时钟前的准备

各时钟的典型值
当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行非常慢。因此三星公司推荐了一个工作性能和稳定性最佳的频率，我们只需按这个频率去配置并初始化时钟，即可提高系统性能。

时钟系统框图
下图为S5PV210的时钟系统框图，图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟，本图是理解整个时钟体系的关键。

该图中有两个很重要的符号：MUX开关和DIV分频器。
（1）MUX开关就是个或门，实际对应某个寄存器的某几个bit位的设置，设置值决定了哪条通道通的，分析这个可以知道右边的时钟是从左边哪条路过来的，从而知道右边时钟是多少。
（2）DIV分频器，是一个硬件设备，可以对左边的频率进行n分频，分频后的低频时钟输出到右边。分频器在编程时实际对应某个寄存器中的某几个bit位，我们可以通过设置这个寄存器的这些对应bit位来设置分频器的分频系数（譬如左边进来的时钟是80MHz，分频系统设置为8，则分频器右边输出的时钟频率为10MHz）。

时钟设置的关键性寄存器
（1）xPLL_LOCK ：主要控制PLL锁定周期的。多长时间能够将低频变为高频，就是能够锁定住。
（2）xPLL_CON/xPLL_CON0/xPLL_CON1 ：主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等。
（3）CLK_SRCn(n：0～6)：用来设置时钟来源的，对应时钟框图中的MUX开关。
（4）CLK_SRC_MASKn：决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功耗高。（在之后发现寄存器如果不工作时，要考虑此模块的时钟是否打开）。
（5）CLK_DIVn：各模块的分频器参数配置。
（6）CLK_GATE_x： 类似于CLK_SRC_MASK，对时钟进行开关控制。
（7）CLK_DIV_STATn/CLK_MUX_STATn： 这两类状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中
总结：其中最重要的寄存器有3类：CON、SRC、DIV。其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

3. 初始化S5PV210时钟

第一步：先选择不使用PLL。让外部24MHz原始时钟直接过去，绕过APLL那条路。


如果想走红色这条路，只需将MUX_APLL开关置为0即可，因此通过设置寄存器CLK_SRC0即可控制MUX开关，设置第0位即控制MUX_APLL开关。

	// 1 设置各种时钟开关，暂时不使用PLL
	ldr	r1, =0x0
	// 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
	str	r1, [r0, #CLK_SRC0_OFFSET]	

第二步：设置锁定时间。默认值为0x0FFF，保险起见我们设置为0xFFFF。
PLL锁存器将低频变为高频时，需要一段锁存时间，因此我们需要给PLL一段时间确保其完成了锁存，直到高频时钟能够稳定产生为止。

	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	ldr	r1,	=0x0000FFFF					
	str	r1,	[r0, #APLL_LOCK_OFFSET]				
	str r1, [r0, #MPLL_LOCK_OFFSET]	 

第三步：设置分频系数，决定由PLL出来的最高时钟如何分频得到各个分时钟。

	// 3 设置分频
	// 清bit[0~31]
	ldr	r2, =0x14131440						
	orr	r1, r1, r2
	str	r1, [r0, #CLK_DIV0_OFFSET]

通过代码可知，我们向寄存器CLK_DIV0中存入的数为0x14131440，将其进行二进制解析如下：

下图为CLK_DIV0寄存器对应位控制图：

分析可知：
PCLK_PSYS_RATIO[30:28]=0x001，PCLK_PSYS=HCLK_PSYS / 2
HCLK_PSYS_RATIO[27:24]=0x0100，HCLK_PSYS = MOUT_PSYS / 5
PCLK_DSYS_RATIO[22:20]=0x001，PCLK_DSYS = HCLK_DSYS / 2
HCLK_DSYS_RATIO[19:16]=0x0011，HCLK_DSYS = MOUT_DSYS / 4
PCLK_MSYS_RATIO[14:12]=0x001，PCLK_MSYS=HCLK_MSYS / 2
HCLK_MSYS_RATIO[10:8]=0x100，HCLK_MSYS = ARMCLK / 5
A2M_RATIO[6:4]=0x100，SCLKA2M=SCLKAPLL / 5
APLL_RATIO[2:0]=0x000，ARMCLK = MOUT_MSYS / 1

第四步：设置PLL，主要是设置PLL的倍频系数，决定由输入端24MHz的原始频率可以得到多大的输出频率。我们按照默认设置值设置输出为ARMCLK为1GHz。
这里设置PLL倍频系数，一般都是根据数据手册的推荐，通过设置D、P、S的值来根据公式进行系数的确定，这里还是使用了推荐值。

	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	ldr	r1, =APLL_VAL						
	str	r1, [r0, #APLL_CON0_OFFSET]
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	ldr	r1, =MPLL_VAL						
	str	r1, [r0, #MPLL_CON_OFFSET]

第五步：打开PLL。前面4步已经设置好了所有的开关和分频系数，本步骤打开PLL后PLL开始工作，锁定频率后输出，然后经过分频得到各个频率。

	// 5 设置各种时钟开关,使用PLL
	ldr	r1, [r0, #CLK_SRC0_OFFSET]
	ldr	r2, =0x10001111
	orr	r1, r1, r2
	str	r1, [r0, #CLK_SRC0_OFFSET]

通过代码可知，我们向寄存器CLK_SRC0中存入的数为0x10001111，将其进行二进制解析如下：

下图为CLK_SRC0寄存器对应位控制图：

分析可知：
ONENAND_SEL=1，MUXFLASH=HCLK_DSYS
MUX_PSYS_SEL=0，MUX_PSYS=SCLKMPLL
MUX_DSYS_SEL=0，MUX_DSYS=SCLKMPLL
MUX_MSYS_SEL=0，MUX_MSYS=SCLKAPLL
VPLL_SEL=1，MUXVPLL=FOUTVPLL
EPLL_SEL=1，MUXEPLL=FOUTEPLL
MPLL_SEL=1，MUXMPLL=FOUTMPLL
APLL_SEL=1，MUXAPLL=FOUTAPLL

结合几个步骤可以得到，系统时钟框图为：

从图中可得，通过该方法配置得到的各部分时钟均与上述推荐的时钟典型值相符，时钟配置完成。

附C语言配置时钟版本：

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


#define REG_CLK_SRC0	(ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET)
#define REG_APLL_LOCK	(ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET)
#define REG_MPLL_LOCK	(ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET)
#define REG_CLK_DIV0	(ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET)
#define REG_APLL_CON0	(ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET)
#define REG_MPLL_CON	(ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET)

#define rREG_CLK_SRC0	(*(volatile unsigned int *)REG_CLK_SRC0)
#define rREG_APLL_LOCK	(*(volatile unsigned int *)REG_APLL_LOCK)
#define rREG_MPLL_LOCK	(*(volatile unsigned int *)REG_MPLL_LOCK)
#define rREG_CLK_DIV0	(*(volatile unsigned int *)REG_CLK_DIV0)
#define rREG_APLL_CON0	(*(volatile unsigned int *)REG_APLL_CON0)
#define rREG_MPLL_CON	(*(volatile unsigned int *)REG_MPLL_CON)


void clock_init(void)
{
	// 1 设置各种时钟开关，暂时不使用PLL
	rREG_CLK_SRC0 = 0x0;
	
	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	rREG_APLL_LOCK = 0x0000ffff;
	rREG_MPLL_LOCK = 0x0000ffff;
	
	// 3 设置分频
	// 清bit[0~31]
	rREG_CLK_DIV0 = 0x14131440;
	
	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	rREG_APLL_CON0 = APLL_VAL;
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	rREG_MPLL_CON = MPLL_VAL;
	
	// 5 设置各种时钟开关,使用PLL
	rREG_CLK_SRC0 = 0x10001111;
}