一、嵌入式系统开发的基础知识（2）

# 嵌入式系统开发的基础知识（2）

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• 准备结合“全国计算机等级考试三级嵌入式系统开发技术考试大纲”，将各部分内容进行简单的汇总，供大家进行阅读，尤其针对要进行嵌入式系统开发技术考试的同学。同时，希望大家积极指正和补充！

嵌入式系统的组成

嵌入式系统从组织层次上看，一般由功能层、软件层、中间层和硬件层（自上而下）组成。

（1）功能层

功能层由基于RTOS开发的应用程序组成，用来完成对被控对象的控制功能。功能层是面向被控对象和用户的。

（2）中间层

硬件层与软件层之间为中间层，也称为硬件抽象层（Hardware Abstract Layer，HAL）或者板级支持包（Board Support Package，BSP），它使系统上层软件与底层硬件分离开来，使系统的底层驱动程序与硬件无关，上层软件开发人员无需关心底层硬件的具体情况，根据BSP层提供的接口即可进行开发。该层一般包含相关底层硬件的初始化、数据的输入/输出操作和硬件设备的配置功能。 实际上，BSP是一个介于操作系统和底层硬件之间的软件层次，包括了系统中大部分与硬件联系紧密的软件模块。设计一个完整的BSP需要完成两部分工作：嵌入工系统的硬件初始化的BSP功能，设计硬件相关的设备驱动。

（3）软件层

系统软件层由实时多任务操作系统（Real-Time Operation System，RTOS）、文件系统、图形用户接口（Graphic User Interface，GUI）、网络系统及通用组件模块组成。RTOS是嵌入式应用软件的基础和开发平台。

（4）硬件层

硬件层中包含嵌入式微处理器、存储器（SDRAM、ROM、Flash等）、通用设备接口和I/O接口（A/D、D/A、I/O等）。在一嵌入式处理器基础上添加电源电路、时钟电路和存储器电路，就构成了一个嵌入式核心控制模块。其中操作系统和应用程序一般都固化在ROM中。

微电子技术（集成电路、SOC、IP 核等技术的作用和发展）

（1）集成电路IC

• 集成电路的制造大约需要几百道工序，工艺复杂。集成电路是在硅衬底上制作而成的。硅衬底是将单晶硅锭经切割、研磨和抛光后制成的像镜面一样光滑的圆形薄片，它的厚度不足1mm，其直径可以是6、8、12英寸甚至更大这种硅片称为硅抛光片，用于集成电路的制造。
• 制造集成电路的工艺技术称为硅平面工艺，包括氧化、光刻、掺杂等多项工序。把这些工序反复交叉使用，最终在硅片上制成包含多层电路及电子元件的集成电路。
• 集成电路的特点：体积小、重量轻、可靠性高。其工作速度主要取决于逻辑门电路的晶体管的尺寸。尺寸越小，工作频率就越高，门电路的开关速度就越快。

（2）IP核（Intellectual Property core）

• IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。因此使用IP核是一个发展趋势，IP核的重用大大缩短了产品上市时间。

• 核库中的设计文件均属于知识产权IP保护的范畴，所以称为“知识产权核”或“IP核”。IP核的复用可以减少研发成本，缩短研发时间，是实现SoC的快速设计，尽早投放市场的有效途径。

• IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。

• IP核是开发SoC的重要保证。按IC设计文件的类型（不同的硬件描述级实现），IP通常分为：软核、固核、硬核。目前主要的CPU内核有ARM、MIPS、PowerPC、Coldfile、x86、8051等。ARM内核占所有32位嵌入式RISC处理器的90%以上。

• IC设计文件：

  逻辑门级，包括各种基本的门电路；

  寄存器传输级，如寄存器、译码器、数据转换器；

  行为级，如CPU、DSP、存储器、总线与接口电路等

• 软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形势出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。

• 硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更易于实现IP保护。

• 固核则是软核和硬核的折衷。大多数应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的RTL对用户是不可见的，但布局和布线灵活。在这些加密的软核中，如果对内核进行了参数化，那么用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要求严格的内核(如PCI接口内核)，可预布线特定信号或分配特定的布线资源，以满足时序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局，那么这还将影响其它电路的布局。

（3） SoC芯片（片上系统）

• 一般认为SoC具有以下特点：

  1）SoC由可设计重用的IP核组成，IP核是具有复杂系统功能的能够独立出售的VLSI块；

  2）IP核应采用深亚微米以上工艺技术；

  3）SoC芯片可以是一个CPU，单核SoC；SoC也可以有多个MPU、DSP、MCU或其复合的IP核，即多核SoC。

  4）既包含数字电路，也可以包含模拟电路，还可以包含数模混合电路和射频电路。

• 开发流程：

  1）总体设计
  可以采用系统设计语言System C（或称IEEE 1666，它是C++的扩充）或System
  Vetilog语言对SoC芯片的软硬件作统一的描述，按照系统需求说明书确定SoC的性能能参数，并据此进行系统全局的设计。
  2）逻辑设计
  将总体设计的结果用RTL（寄存器传输级描述语言）语言进行描述（源文件）后，在使用逻辑综合将源文件进行综合生成，生成最简的布尔表达式核心好的连接关系（以类型为EDF的EDA工业标准文件表示）
  3）综合和仿真
  4）芯片制造 借助EDA中的布局布线工具