低压差3.3V转2.5LDO给FPGA供电电压被抬至2.9V

      最近做一个项目使用TLV1117-LV  3.3V转2.5V 给FPGA 2.5V BANK供电，FPGA不烧程序时，2.5V出输出正常，当加载程序后2.5V被抬高至2.9V，改用2.5V输出的DC-DC供电则不会出现这个问题。调试好久后，试验证明在输出并联一个100R至1.8K电阻问题解决，最终选择在输出并联470R电阻。在一次和网友讨论他在使用LTC1764AEFE-1.8有同样的问题出现，在王剑宇老师所写的《高速电路设计实践》案例2-9中使用LT1963也写到同样的问题。查阅这三个片子它们有一个共同的点就是低压差，使用低压差的LDO(根据个人经验低于1V时)，因此在设计时应格外仔细阅读datasheet,关注其关于LDO输出电容ESR要求，严格按照描述选择ESR合适的电容。

当LVDS输出电路供电是VCCAUX（固定3.3V，独立于VCCIO），当LVDS 往外输出数据时，由于没有100欧姆并联电阻，导致在输出端口信号高电平接近为3.3V，地电平接近0V。 如果高电平高于VCCIO电压，会触发热插拔电路输出跟随输出端口电平即3.3V。由于输出数据高、低电平是随机的，这样热插拔电路随机被触发，在触发切换期间，会产生电流从输出端口流向VCCIO（VCCIO<3.3V）。如果给VCCIO供电的是LDO，那就能观察到LDO输出电压升高。因此为了避免该问题：在接收端口并联电阻；