华为IC岗笔试刷题含答案（2）

单选

1（）的目的都是关注单元模块的集成、功能组合、模块间的接口及时序；sub-chip本身的设计功能和规格正确性。
A. 集成验证（IT）
B. FPGA原型验证
C. 系统验证ST
D. 单元验证UT

2 关于多bit信号的异步处理规范，以下不正确的是
A多bit数据异步处理时，不可以使用直接打拍的方式
B对几个异步电路不能预知相互的响应时间时，可以根据情况，通过握手协议异步处理
C利用DMU电路结构异步处理时，选择信号要符合单bit同步信号要求，同步的数据要保持缓变，并被同步信号正确采用
D利用格雷码方式打拍异步处理时，格雷码强求依次序变化，可以间隔编译

解释：多bit dmux

3 Verilog语言的层次从低到高依次对应：
门级、寄存器传输机级、功能级、行为级、系统级

4 D芯片输出管脚和寄存器D端

起始点有两种，第一个是时序器件的时钟输入端，最常见的就是DFF的时钟输入端（CK）；第二个是电路的输入端口，最典型的就是FPGA的input IO。终点也是有两种，第一个是时序器件的数据输入端，最常见的就是DFF的数据输入端（D）；另一个是设计的输出端口，比如FPGA的output IO。

5 在sv中，进程之间同步，不可以采用下面办法
A. mailbox
B. event
C. semaphor
D. fork/join

6 下面哪些不是静态时序分析的缺点
A.不适合异步电路
B.不能验证功能
C.相对动态时序分析速度慢
D.无法识别伪路径

解释：


https://blog.csdn.net/zyn1347806/article/details/79536836
选C，静态时序分析功耗小，速度快。

7 关于综合工具，如下说法正确的有（）

选C吧，B没有查到说验证和综合要匹配选择，C的命令确实是一个强综合的命令。

多选

1 以下哪些手段能够降低功耗
A.降低高翻转信号的负载
B.降低频率开关转换信号的逻辑深度
C.操作数隔离
D.减少电路中的glitch

解释：操作数隔离Isolate-operand：就是在进行一些操作比如选择器选A B的时候，最终知道选择的是A，那么B之前的计算就显得没有必要了。操作数隔离也就是增加一些选择器件，如果这个操作数不需要的话，就不选择它以及不进行之前计算这个操作数所需要的操作。

2 关于FIFO，描述正确的是
A.设计FIFO的重点问题是，如何产生读、写地址和空、满标志
B.同步FIFO的读写地址同步通常使用格雷码
C.异步FIFO的读写地址同步通常使用格雷码
D.FIFO电路主要分为2种：同步FIFO和异步FIFO

解释：异步使用gray码来减小毛刺，同步一般不用

3 以下表述正确的是
A.Hold time violation可以通过降低时钟频率解决
B.Hold time violation可以通过提高时钟频率解决
C.Setup time和hold time violation均在综合时需要考虑
D.Setup time可以通过降低时钟频率解决

hold时间与时钟频率无关

4 以下行为描述语句可综合的是
A.Assign赋值语句
B.If-else条件语句
C.For循环语句
D.Always过程语句

5 大规模数字逻辑设计原则，正确的说法有（）
A.异步设计原则
B.组合时序电路分开原则
C.面向RTL的原则
D.先电路后代码的原则

判断

1 generate for循环语句中使用的标尺变量必须定义为genvar类型
正确
错误

2 测试用例是用来覆盖测试点的，一个用例只能覆盖一个测试点
正确
错误

解释：一个测试用例可以覆盖多个测试点

3 在编写时序逻辑代码时，可以将不必要的置0/1修改为保持，从而降低功耗
正确
错误

时序逻辑保持不会产生latch

4 为了保证充分性，随即验证的输入不能带有约束条件，必须使用全随机
正确
错误
解释：随机不是全随机，是约束随机，是在合理的范围内尽量充分的随机。

5 时序收敛的PLL 3分频器的输入时钟与分频后的输出时钟的关系为异步时钟
正确
错误

6 非阻塞赋值与顺序无关的，一般使用非阻塞赋值语句描述时序逻辑电路
正确
错误

7 形式验证不存在验证覆盖率的问题，其目的是比较两个design的功能，并确认它们的功能是否100%相等
正确
错误
解释：Formality形式验证是一个基于数学意义的验证方法，通过比较两个设计A,B：如果A的逻辑功能被B包含，那么形式验证认为是通过的。需要注意的是并不是说着两个design是完全相等的，而是逻辑上具有包含的关系。