FPGA零基础学习：IP CORE 之 PLL设计

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用。话不多说，上货。

 

 

基础 IP 核：IP CORE 之 PLL

 

作者：郝旭帅  校对：陆辉

 

本篇实现基于叁芯智能科技的SANXIN -B01 FPGA开发板，以下为配套的教程，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。

SANXIN-B01 Verilog教程-郝旭帅团队

 

基础IP核概述

FPGA利用可配置逻辑单元完成电路功能，但是配置的电路功能只能完成数字逻辑功能，对于一些模拟电路功能无法实现，例：温度测量等。对于某些高速数据流的发送和接收也无法采用可配置逻辑单元进行收发。例：数据速率超过1GHz。对于常用一些缓存，可配置逻辑单元虽然可以实现，但是所使用的面积太大。例如：存储器。

如果FPGA无法实现或者FP