Serdes原理与设计实践之一：Serdes简介

1. Serdes简介

为了提高接口传输带宽，设计中经常采用并行总线设计。并行总线通过提高时钟速率和数据位宽来提高传输带宽。限制接口传输带宽主要有2个方面：

a. 时钟速率。它决定了发送和接收端的采样速率。
随着时钟速率的提高，由于传输通路的非理想性，会带来严重的信号完整性问题，导致接收端无法正确解析接收到的信号。较高的时钟速率对应的采样窗口缩小，对芯片设计也提出了较高要求。

b. 数据位宽。它决定了每次传输的数据量。
提高数据位宽，需要占用较多的芯片IO。同时，不同IO之间的Skew也会导致采样困难。

因此，在实际设计中，不可能无限制的提高时钟频率和数据位宽。SerDes技术在一定程度上帮助解决了这一问题。

Serializer：串行器。将n bit并行数据串化为1 lane的高速串行数据。

CODE：编码器。对高速串行数据进行编码，例如：8b/10b，128b/130b等。主要有两个方面的作用：一是平衡传输中0和1的个数，防止共模点偏离零点；二是保证信号线有一定的翻转，使CDR能够从数据流中获得时钟；三是保证数据复杂度，使接收端可以对CTLE、DFE等模块正确进行training。接收端接收数据后CTLE和DFE要做training，以获得对恢复数据最有效的参数。如果数据码型过于简单，则接收端training后得到的参数无法适应复杂码型的恢复。

FFE：Feed Forward Equalization前馈均衡器，即预加重均衡器。非理想信道的传输对高频分量有较大的衰减。为了补偿传输过程中的衰减，在将信号发送到传输信道上之前，对编码后的传输数据进行高频分量补偿，这就是预加重均衡。FFE由延迟电路（D）、乘法器和加法器组成，延迟电路的时间延迟正好是1 bit时间。以一阶延迟电路为例：输出bit电压=n bit电压+c1*(n-1) bit电压+c2*(n-2) bit电压+…。其中，c1/c2为乘法器系数，n-1代表前1 bit，下同。下图为一阶抽头电路的图例，其中c1=-0.2：

PCB：物理传输通道。由于是非理想通道，信号在传输过程中会衰减，高频分量的衰减大于低频分量的衰减。

CTLE：Continuous-time Linear Equalization连续时间线性均衡器。它是一个模拟均衡器，作用等效于放大器+高通滤波器。接收到信道上传输的信号后，先将整个信号等比放大，然后通过高通滤波器，低频分量衰减的多，高频分量只有少量衰减。目的也是加大高频分量与低频分量的能量比。

DFE：Decision Feedback Equalizer判决反馈均衡器。它是一个数字均衡器，由FIR滤波器、加法器和用于符号判决的判决器组成。FIR滤波器由n阶乘法器和延迟电路组成，延迟电路将输入延迟1 bit时间。判决器将模拟信号数字化。以三阶延迟电路为例：n bit输出=n bit值+c1*(n-1) bit值+c2*(n-2) bit值+c3*(n-3) bit值。其结果也是增强高频分量，加大了高频分量与低频分量的能量比。在实际应用中，DFE会根据接收到的数字眼图，经过training，对乘法器系数进行调整，以达到最优结果。正是因为DFE的training功能，发送端更需要对传输的数据进行编码，使DFE能够获得更多的码型进行处理。

Decode：解码器。对高速串行数据进行解码，恢复出来源码。

De-serializer：解串器。将高速串行数据恢复成n bit并行数据。

在整个数据通路中，信号通过PCB会造成较大的高频衰减，FFE、CTLE、DFE则通过各种方式解决高频衰减的问题。

Serdes的基本原理就介绍到这里，后续将继续介绍Serdes的设计和调试。