Verilog-A/AMS系统设计与仿真

                        Verilog-A/AMS系统设计与仿真

 

       Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反，它是一种具有类似语法和相关语义的语言，旨在为模拟系统建模，并与香料级电路仿真引擎兼容。

       Verilog-A在1996年被OVI标准化，Verilog-AMS 1.3在1998年发布。版本2.0在2000年完成，所有的后续工作都在Accellera内完成。Verilog-AMS的上一个版本是2.4，发布于2014年，基于IEEE 1364-2005。这将是它的最后一个版本，因为从那时起，Verilog已经被SystemVerilog取代。模拟扩展从来没有交给过IEEE。

       工作组目前正在努力使Verilog-AMS与IEEE 1800的SystemVerilog工作保持一致，或者在新的“SystemVerilog-AMS”标准中包含AMS能力。此外，工作正在进行中，重点关注社区要求的新功能和增强，以改进混合信号设计和验证，以及通过小组委员会将SystemVerilog断言扩展到模拟和混合信号设计。

 

一、原文目录

• Overview
  • Systems
  • Signals
• Basics
  • Comments
  • Identifiers
  • Keywords
  • Compiler Directives
  • Numbers
  • String Literals
  • Array Literals
  • Wires
  • Branches
  • Natures and Disciplines
  • Variables
  • Expressions
• Modules
  • Ports
  • Parameters
  • Declarations
  • Continuous Assigns
  • Initial and Always Processes
  • Analog Processes
  • Instantiation

 

二、Verilog-AMS学习资源

       Verilog-AMS是一种硬件描述语言，可以对模拟和数字系统进行建模。Verilog-AMS语言的官方描述包含在Verilog-AMS语言参考手册中。本网站旨在成为你的Verilog-A和Verilog-AMS的快速参考指南。在这一点上，参考资料还不完整，但仍然很有用。随着时间的推移，参考材料应该填写并补充有用的应用注释和注释模型，这将帮助您学习更有效地使用Verilog-A/MS。重点是模拟和混合信号建模。

       如果您正在寻找关于综合或Verilog语言的模糊角落的信息，您必须到别处寻找。我们的目标是使www.VerilogAMS.com成为您关于Verilog-A/MS的日常信息来源。请四处看看，并告诉你的朋友和同事。如果你有关于Verilog-AMS的问题，请在designers-guide.org的论坛上问他们。

 

• Link
• Verilog-AMS Quick Reference
• The Verilog-AMS Language
• Verilog-AMS Tutorials

• Glossary

• Index

• Search