ARM之S5pv210的时钟

一、时钟域

    ARM之S5pv210的时钟_第1张图片

    S5pv210一共有三个时钟域:MSYS,DSYS,PSYS

    MSYS:    (Main System)主时钟,包括CPU,DDR内存条,IROM和IRAM等

    DSYS:   (Display System)显示时钟,就是一般和视频有关的的就在这个时钟域中,如HDMI,TVENC

    PSYS:     (Peripheral System)外围时钟,就是GPIO接口,I2C接口,UART接口等这些外围设备就在这个

                时钟域中。

    每个时钟通过一条BRG(异步总线的桥梁)连接在一起

二、时钟的来源

    ARM之S5pv210的时钟_第2张图片

   1、常见的时钟来源:

        外部直接输入时钟信号,SoC有个引脚用来输入外部时钟信号,用的很少。

        外部晶振+内部时钟发射器产生时钟,大部分低频单片机都是这么工作的。

        外部晶振+内时钟发生器+内部PLL生产高频时钟+内部分频器得到各种频率的时钟,210就是这种

    由上图可知:210芯片,一般是从XXTI这个接口进入,这个接口连接外部晶振(规定是24MHZ),然

    后进入内部时钟发生器(Syscon),再分别进入4个PLL,分别产生4中不同的高频时钟,各个高频时

    钟再经过内部的分频器分频得到各种频率的时钟。

    2、 下面是各种PLL可以产生的时钟的频率的范围:

 ARM之S5pv210的时钟_第3张图片       3、各个时钟信号的典型值

    ARM之S5pv210的时钟_第4张图片

        HCLK_DSYS:DSYS时钟域的高频率线;

        PCLK_DSYS:DSYS时钟域的低频率线;其他的依次类推

        4、各个高频时钟经过内部的分频器分频的到各种频率的时钟值

  ARM之S5pv210的时钟_第5张图片

三、时钟的设置:一共5个步骤

    1、设置各种时钟开关,暂时不使用PLL    

 rREG_CLK_SRC0 = 0x0;//它所起到的作用就是让我们暂时不用PLL,只使用原始时钟24MHZ

    2、设置锁定时间,使用默认值即可,设置PLL后,时钟从Fin提升到目标频率时需要一定时间,即

          锁定时间。

rREG_APLL_LOCK = 0x0000ffff;
rREG_MPLL_LOCK = 0x0000ffff;

        使用的都是默认值:

ARM之S5pv210的时钟_第6张图片

    3、设置分频

rREG_CLK_DIV0 = 0x14131440;

    ARM之S5pv210的时钟_第7张图片

    4、设置PLL

    // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
     rREG_APLL_CON0 = APLL_VAL;
     // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
     rREG_MPLL_CON = MPLL_VAL;

        计算的数据和公式都是已经给出来的,其中M对应的是MDIV,P对应的是PDIV,S对应SDIV

 ARM之S5pv210的时钟_第8张图片           上面对应的是APLL的数据公式,我们设置的是1000MHZ的,所以对应的M,P,S为125,3,1

   ARM之S5pv210的时钟_第9张图片         上面对应的是MPLL的数据和公式,我们设置667MHZ,所以M,P,S的值为667,12,1

    5、设置各种时钟开关,使用PLL    

REG_CLK_SRC0 = 0x10001111;

        ARM之S5pv210的时钟_第10张图片

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE        0xE0100000    

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET        0x00        
#define MPLL_LOCK_OFFSET        0x08

#define APLL_CON0_OFFSET        0x100
#define APLL_CON1_OFFSET        0x104
#define MPLL_CON_OFFSET            0x108

#define CLK_SRC0_OFFSET            0x200
#define CLK_SRC1_OFFSET            0x204
#define CLK_SRC2_OFFSET            0x208
#define CLK_SRC3_OFFSET            0x20c
#define CLK_SRC4_OFFSET            0x210
#define CLK_SRC5_OFFSET            0x214
#define CLK_SRC6_OFFSET            0x218
#define CLK_SRC_MASK0_OFFSET    0x280
#define CLK_SRC_MASK1_OFFSET    0x284

#define CLK_DIV0_OFFSET            0x300
#define CLK_DIV1_OFFSET            0x304
#define CLK_DIV2_OFFSET            0x308
#define CLK_DIV3_OFFSET            0x30c
#define CLK_DIV4_OFFSET            0x310
#define CLK_DIV5_OFFSET            0x314
#define CLK_DIV6_OFFSET            0x318
#define CLK_DIV7_OFFSET            0x31c

#define CLK_DIV0_MASK            0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的,因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试,才能保证一定对。
#define APLL_MDIV                   0x7d        // 125
#define APLL_PDIV               0x3
#define APLL_SDIV               0x1

#define MPLL_MDIV                0x29b        // 667
#define MPLL_PDIV                0xc
#define MPLL_SDIV                0x1

#define set_pll(mdiv, pdiv, sdiv)    (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL            set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL            set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


#define REG_CLK_SRC0    (ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET)
#define REG_APLL_LOCK    (ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET)
#define REG_MPLL_LOCK    (ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET)
#define REG_CLK_DIV0    (ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET)
#define REG_APLL_CON0    (ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET)
#define REG_MPLL_CON    (ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET)

#define rREG_CLK_SRC0    (*(volatile unsigned int *)REG_CLK_SRC0)
#define rREG_APLL_LOCK    (*(volatile unsigned int *)REG_APLL_LOCK)
#define rREG_MPLL_LOCK    (*(volatile unsigned int *)REG_MPLL_LOCK)
#define rREG_CLK_DIV0    (*(volatile unsigned int *)REG_CLK_DIV0)
#define rREG_APLL_CON0    (*(volatile unsigned int *)REG_APLL_CON0)
#define rREG_MPLL_CON    (*(volatile unsigned int *)REG_MPLL_CON)


void clock_init(void)
{
    // 1 设置各种时钟开关,暂时不使用PLL
    rREG_CLK_SRC0 = 0x0;
    
    // 2 设置锁定时间,使用默认值即可
    // 设置PLL后,时钟从Fin提升到目标频率时,需要一定的时间,即锁定时间
    rREG_APLL_LOCK = 0x0000ffff;
    rREG_MPLL_LOCK = 0x0000ffff;
    
    // 3 设置分频
    // 清bit[0~31]
    rREG_CLK_DIV0 = 0x14131440;
    
    // 4 设置PLL
    // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
    rREG_APLL_CON0 = APLL_VAL;
    // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
    rREG_MPLL_CON = MPLL_VAL;
    
    // 5 设置各种时钟开关,使用PLL
    rREG_CLK_SRC0 = 0x10001111;
}
欢迎各位指出不足之处

            

        









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