时钟分配模式下高速ADC系统研究

引言

频率相同而相位不同的一组时钟同时驱动多片速率相同或者不同的ADC模块同时工作实现高速ADC数据采集系统的原理。
数字化的分辨率与转换速度之间是一对矛盾体
利用多路频率相同但相位相对滞后的多路时钟，按照相位滞后的顺序分别输入并行的模数转换电路驱动模数转换，然后再根据采样顺序的先后进行数据整合处理，即可实现整个系统采样频率是各路采样频率之和，从而实现了高速采集。

原理

如图所示，利用多路频率相等但相位相对滞后的时钟序列并行驱动多个采样频率相同的ADC单元，实现多个ADC单元并行地对同一信号进行采样，由于各ADC单元的驱动时钟相位是相对滞后的，所以各ADC单元采样的数据是不会重叠的，每个采样周期或者采样时间结束后，根据各ADC单元采样的先后顺序进行数据排序处理，即可得到采样数据。由图可以看出，由于被采样喜好的频率和ADC驱动时钟频率相同，如果利用单个ADC进行采样，数据将发生混叠现象，无法获取被采样信号的信息。而采样采样4路同频错相的时钟同时驱动了4路ADC单元进行并行采样，不但可以获取信号的详细信息，也不会发生混叠现象，实现了4倍与单ADC单元的采样速率。在高频模数转换中，通常使用抗干扰能力更强的差分时钟信号。如下图所示

时钟分配电路

利用序列时钟驱动多路ADC并行工作，必须保证各路时钟同步且频率相等，并且相位滞后合理，才能保证系统工作的稳定性。要产生频率相同而相位相错的多路时钟，最直接的办法就是对基准时钟源进行滤波，产生一个“干净的”时钟，然后利用鉴频鉴相器处理干净的时钟信号，实现对VCO备品，从而为时钟同步和时钟生成奠定了良好的条件，再根据目标时钟频率，利用倍频逻辑和移项逻辑处理技术实现特定频率和相位的时钟序列。

由振荡器产生参考频率的基准时钟，为时钟锁频、鉴相、倍频以及分配奠定基础。为了有效地抑制干扰噪声和频率扰动，提高了电路抗干扰的能力，专门设计了电荷泵滤波电路，即接口LF和CP的外围电路。例如取4路时钟信号对，每路时钟之间相位偏移为90°，于是就分别获得了思路相位依次偏移90°的时钟序列 ，分别驱动四片ADC芯片工作。

ADC模块

通过多路相位依次滞后的时钟序列 并行驱动多路ADC并行地对同1模拟信号进行数字化，可以大大提高整个采集系统的采样频率，从而获得信号更清晰的描述。

时钟分配电路产生了4路相位依次偏移90°时钟信号，其驱动4路ADC同步工作，系统每一个采样周期由四个采样组成，分别由四片ADC完成。在采样开始时，采样时钟1的上升沿先触发第一路ADC进行AD转换，经过四分之一个周期后，相位之后90°的采样时钟2的上生产触发第二路ADC进行AD转换，接着，再由相位依次滞后90°的采样时钟3和4继续触发第三和第四路ADC进行AD转换。至此，一个采样周期结束，根据转换顺序，将四片ADC的输出结果顺序排列，即可得到转换结果（？？？时间交错ADC的感觉）

采样数据处理

ADC的输出信号是低电压差分信号类型，因此在对数据信号处理之前，需要将差分信号转换为单端信号，另外，为了信号能够正确接收、处理和传输，需要将高速差分信号进行降频处理