逻辑综合重点解析55题（Design Compiler篇）

1、逻辑综合（Logic Synthesis）分为哪三个步骤？

       

逻辑综合的行为是将数字电路的寄存器传输级描述（RTL，Register Transfer Level）“综合”成门级网表（Gate-Level Netlist）。

Design Compiler将RTL和根据设计需求编写的约束文件作为输入综合出门级网表，在性能、面积和功耗之间进行trade-offs。

后端Place&Route工具（ICC、Innovus）将门级网表作为输入生成GDSII文件用于芯片制造。

逻辑综合 = 翻译 +优化+ 映射。其中，read_verilog将RTL翻译成GTECH，compile进行综合，也就是优化和映射成工艺相关的门级网表。

2、当你拿到一个ddc格式的文件，你是否能够知道这是一个已经综合过的设计？

False

综合前和综合后的设计都能够保存为.ddc格式。一般保存在unmapped和mapped文件夹下。

3、使用DesignCompiler进行逻辑综合出现下述log，请问gtech.db和standard.sldb包含哪些信息？

gtech.db和standard.db是synopsys提供的默认库，分别包含了GTECH逻辑单元和基本的DesignWare IP模块。

在使用read命令时，这些库都被自动地加载。

4、Design Compiler综合过程中，target_library是如何被使用的？

target_library使用在"compile"过程中，用来生成工艺相关的门级网表。Design Compiler尽量选择面积最小的逻辑门去满足设计功能和时序的要求。

如果不通过“set target_library *”指定目标工艺库，默认值是your_library.db，同时工具会报出warning