TestBench中的timescale 时间延迟与时间精度

在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：` timescale time_unit / time_precision 。其中，time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。

例1：`timescale 1ns/100ps  表示时延单位为1ns, 时延精度为100ps。`timescale 编译器指令在模块说明外部出现, 并且影响后面所有的时延值。

例2: 

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`timescale 1ns/ 100ps

MODULE AndFunc (Z, A, B);

  OUTPUT Z;

  input A, B; 

  and # (5.22, 6.17 ) Al (Z, A, B);

  //规定了上升及下降时延值。

endMODULE

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编译器指令定义时延以ns为单位，并且时延精度为1/10 ns（100 ps）。因此，时延值5.22对应5.2 ns, 时延6.17对应6.2 ns。如果用`timescale 10ns/1ns  程序指令代替上例中的编译器指令,那么5.22对应52ns, 6.17对应62ns。

Tips：在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。

 

另： 注意使用timescale时，前面为" ` "，体现在键盘上为数字键“1”前的按键，否则，编译时会出现以下问题：

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** Error: src/counter16_tb.v(6): near "'t": Illegal base specifier in numeric constant.

** Error: src/counter16_tb.v(6): near "'t":  expecting: LIBRARY CONFIG
** Error: src/counter16_tb.v(6): Expecting numeric digits.

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