英特尔的逆袭！SuperFin晶体管技术加持，新一代10nm可媲美台积电5nm？
△英特尔高级副总裁、首席架构师，兼架构、图形和软件部门总经理Raja Koduri
当地时间8月13日，英特尔在2020年架构日活动上，正式公布了全新的SuperFin晶体管技术、“混合结合”(Hybrid Bonding)封装技术，进一步展示了英特尔半导体工艺上的持续创新。
全新10nm SuperFin晶体管技术：性能提升可媲美台积电5nm？
作为摩尔定律的提出者和践行者，英特尔一直以来在晶体管技术上不断变革创新，比如90nm时代的应变硅(Strained Silicon)、45nm时代的高K金属栅极(HKMG)、22nm时代的FinFET立体晶体管。即便是饱受争议的14nm工艺，Intel也在一直不断改进，通过各种技术的加入，如今的加强版14nm在性能上相比第一代已经提升了超过20%，堪比完全的节点转换。
虽然在不久前英特尔再度宣布其7nm工艺的量产再度推迟6个月，使得其股价大跌，外界一片看衰英特尔之声，因为台积电的5nm工艺已经量产，而英特尔的7nm还在难产之中，这也使得近期业内充斥着英特尔在制程工艺上已彻底被台积电击败的声音。但是，相比台积电、三星在制程工艺节点命名上的数字游戏，英特尔一直践行着最为严苛的工艺节点命名方式，每一代制程工艺的大的升级其晶体管数量将达到上一代的两倍。也就是说，英特尔的7nm的晶体管密度将是10nm的两倍。
但是，如果以晶体管密度为标准的话，英特尔三年前推出的14nm制程所能达到的晶体管密度已经与三年后台积电、三星所推出的10nm的晶体管密度相当，而英特尔的10nm工艺虽然比台积电、三星要晚，但是它的晶体管密度却达到他们的两倍，并且在鳍片间距、栅极间距、最小金属间距、逻辑单元高度等指标均领先于台积电和三星的10nm。同样，英特尔的7nm工艺的晶体管密度等指标方面，实际上也要优于台积电和三星的5nm工艺。
英特尔高级院士、技术与制造事业部制程架构与集成总监Mark T. Bohr此前就曾表示：“随着摩尔定律的推进，制程升级也开始变得越来越难，一些公司开始背离了摩尔定律对于制程工艺的命名法则。即使晶体管密度增加很少，但他们仍继续推进采用新一代制程节点命名。这也导致了制程节点名称根本无法正确体现这个制程位于摩尔定律曲线的哪个位置。”
当然，即便如此，英特尔在制程工艺的推进的速度上确实落后了，因为台积电的5nm已经量产，而英特尔的7nm工艺则要等到明年了。
为此，英特尔在继续推进7nm工艺的同时，也在不断的优化10nm工艺。
英特尔此前在10nm工艺节上就融入了诸多新技术，比如自对齐四重曝光(SAQP)、钴局部互连、有源栅极上接触(COAG)等等，但它们带来的挑战也让新工艺的规模量产和高良品率很难在短时间内达到理想水平。因此持续的优化也将有助于10nm的性能的持续释放。在英特尔2020年架构日活动上，英特尔公布了全新的10nm SuperFin晶体管技术。
英特尔首席架构师Raja Koduri表示，经过多年对FinFET晶体管技术的改进，英特尔正在重新定义该技术，而SuperFin晶体管技术的推出，是该公司有史以来最为强大的单节点内性能增强，带来的性能提升可与全节点转换相媲美。也就是说，凭借该技术，英特尔实现了其新一代的10nm工艺可以媲美其初代的7nm工艺。
1、增强源极和漏极上晶体结构的外延长度，从而增加应变并减小电阻，以允许更多电流通过通道 2、改进栅极工艺以实现更高的通道迁移率，从而使电荷载流子更快地移动 3、提供额外的栅极间距选项可为需要最高性能的芯片功能提供更高的驱动电流 4、使用新型薄壁阻隔将过孔电阻降低了30%，从而提升了互连性能表现 5、与行业标准相比，在同等的占位面积内电容增加了5倍，从而减少了电压下降，显著提高了产品性能。
英特尔表示，该技术由一类新型的“高K”（ Hi-K）电介质材料实现，该材料可以堆叠在厚度仅为几埃厚的超薄层中，从而形成重复的“超晶格”结构。这是一项行业内领先的技术，领先于其他芯片制造商的现有能力。
英特尔声称，通过SuperFin晶体管技术等创新的加强，10nm工艺可以实现节点内超过15%的性能提升！而根据台积电此前公布的数据显示，其5nm工艺相对于其之前的7nm工艺的性能提升也只有15%。
如果说，之前英特尔第一代10nm工艺的性能已经可以和台积电7nm工艺相媲美，那么新一代的基于SuperFin晶体管技术的10nm工艺在性能上，可能已经可以与台积电的5nm工艺相媲美。而这也是为何英特尔将SuperFin晶体管技术，称之为其“有史以来最为强大的单节点内性能增强，带来的性能提升可与全节点转换相媲美”。
据英特尔透露，10nm SuperFin技术将运用于代号为“ Tiger Lake”的英特尔下一代移动版酷睿处理器中。Tiger Lake正在生产中，OEM的笔记本产品将在今年晚些时候的假日季上市。
全新混合结合封装技术
作为英特尔六大技术支柱之一，封装技术也一直是英特尔的关键优势技术，特别是在摩尔定律推进越来越困难的当下，封装技术则成为了通过异构整合，继续推进芯片性能提升和成本下降的关键。近去年，英特尔就推出了多项全新的先进芯片封装技术：包括Foveros、Co-EMIB、ODI、MDIO等。基本原则都是使用最优工艺制作不同IP模块，然后借助不同的封装方式、高带宽低延迟的通信渠道，整合在一块芯片上，构成一个异构计算平台。
在此次的2020年架构日活动上，英特尔又宣布推出了全新的“混合结合”(Hybrid Bonding)封装技术。英特尔称，其可取代当今大多数封装技术中使用的“热压结合”(thermocompression bonding)封装技术。
随着摩尔定律的继续推进，芯片的尺寸可能会变得越来越小，这样为了保证足够的带宽，必须要进一步缩小桥凸间距，提升单位面积下的桥凸数量。通过堆叠裸片的高密度垂直互连是目前封装技术演进的一大方向，其主要是靠每平方毫米内所能容纳的桥凸数量（也即桥凸的间距大小）来进行界定，数量越大（间距越小），则数据传输的带宽更大，传输速度更快，延迟更底。目前英特尔的高密度垂直互连技术的桥突间距可以做到50μm，即400个桥凸/mm²。
而英特尔此次推出的混合结合技术，能够加速实现10微米及以下的凸点间距(Pitch)，提供更高的互连密度、更小更简单的电路、更大的带宽、更低的电容、更低的功耗(每比特不到0.05皮焦耳)。
也就是说，采用新的混合结合技术，可以使得英特尔现有的凸点间距能缩小到原来的1/5，并且每平方毫米的凸点数量也能超过1万，增加足足25倍，这也意味着芯片间的互联带宽将得到极大的提升。
据英特尔介绍，采用混合结合封装技术的测试芯片已在2020年第二季度流片，但是英特尔并未透露未来会在什么产品上率先商用。
关于包括Foveros、Co-EMIB、ODI、MDIO等封装技术，可参看芯智讯此前文章《摩尔定律的新推力，英特尔先进封装技术详解！》
编辑：芯智讯-浪客剑
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