文章标题 2017春电子竞赛FPGA基本任务训练——HDL Verilog实验报告

老师，第一题写成低电平有效了。。。

实验一

用Veriog - HDL 语言按照如下要求设计一个计数器电路并进行仿真测试
信号定义

名称	方向	位宽	说明
clk	输入	1	输入时钟信号
RST	输入	1	输入复位清零信号，异步高电平有效
CNT	输出	3	输出计数值信号

数器特征
从0计数到5，然后又变成0，如此往复

同步时钟电路仿真实现过程

这是一个模六计数器，实现从000~101的计数过程,我们用3个D触发器来实现，列卡诺图得状态方程为：

1. D2*=Q1Q0+Q2Q0’Q1’
2. D1*=Q2’Q1’Q0+Q1Q0’
3. D0*=Q1’Q0’+Q2’Q0’

原理图：

仿真结果：

代码：

RTL图：

实验二

使用Veriog - HDL 语言按照如下要求设计一个计数器电路并进行仿真测试
信号定义

信号名称	方向	位宽	说明
clk	输入	1	输入时钟信号
RST	输入	1	输入复位清零信号，异步高电平有效
CNT	输出	4	输出计数值信号

计数器特征
设计一个计数器，该计数器在电路上电后会循环的从0值递增计数到最大值M，计数最大值M是一个循环变化的过程，计数器复位之后，第一次计数最大值M是6，然后是7、8、9，然后计数最大值M又变成6，如此往复循环

同步时钟电路仿真实现过程

代码：

RTL视图：

仿真结果：