英伟达ASIC实习生面试 [IC]

前情提要

投递时间：5.12
投递链接：官网（http://campus.51job.com/nvidia2020/page3.html）
投递岗位：ASIC实习生，Physical Design Intern - VLSI (上海)

注意：这两个一个是前端，一个是后端，我就做了一份简历，上面写的投递意向是前端，以至于我在每轮后端面试中，开场三分钟对方都在询问岗位投递意向，所以大家记得分岗位投递不同的简历！

5.18 HR打电话确认我投递的是ASIC部门，询问了实习时间，告知我简历正在筛选，如果筛过会后续联系，ASIC Inter是两轮面试

5.20 HR二次确认意向，因为ASIC Inter初筛没过，询问我ASIC-PD有没有兴趣，我说可以，HR说ASIC和VLSI都有PD，先帮我投递ASIC的。

5.26一轮面试（视频1h）

ASIC-PD部门面试，面试官人很好，上来先说明现在都是在家里办公，所以背景是家里。
0.居然无自我介绍

1.你对后端的看法，为什么投递我们部门（对面看到我简历上写的是数字前端岗，emm）
我说完之后，他介绍了一下他们部门，主要分DC、形式验证、STA、Tools，面试官是做综合流程开发的。

然后问我想在这里承接什么工作？我说偏理论性的STA把

2.Tsu和Thold分别是什么、公式、在电路中指出他们的位置，如果对电路做改进设计需要改哪些。

3.项目问：你做的EDAC电路是什么？你的论文可以检索到吗？同类型的其他电路可以给我介绍一下吗？（说时迟，那时快，我介绍的结构面试官立刻就检索出来了，还说，嗯，确实和你说的差不多）
你这个设计为什么要流片？你在目前的工作中承担了什么？

4.项目问：基于PVT你们做了哪些实验，展开讲一下？你们用了什么工具？讲一下CNN？什么是近阈值？

5.项目问：建库全流程？金属线延时和长度的关系？如果你想减小su，如何在标准单元库里做改动（不要动mos管）？你对于标准单元面积如何变小的一些看法？

金属线貌似是用Elmore模型来分析的，分布模型，他和前面inv的slew可能也有关
缩小标准单元版图面积最常用的方法是漏源共用，使用跳线（但是会带来较大的寄生效应），版图面积不仅和晶体管尺寸有关，还和走线复杂度有关
补充：标准单元缩小会提高良率，芯片越小，良率越高。

6.项目问：理想inv的波形？非理想inv的波形是什么样？

1. 会有斜率slew，也就是transition time，这是电容充放电引起的。2. 翻转毛刺：比如1.1V翻转到0，可能会先翻转到1.2V，是由于突然开启的大电流带来的，常规解决措施：加一个简单的RC滤波器（有高通低通中通滤波器），或者用d触发器采样，或者加大负载，一般指加大电容）

波形的变化和什么有关？（自带的RC寄生参数和transition time）
为什么器件本身带有延时？（因为带有RC）

补充1：MOS管就是珊，中间接一个栅氧，下面是掺假区，像一个平行板电容，充放电的RC和掺杂浓度、栅氧厚度都有关，和mos管的尺寸也有关

补充2：inv的一些妙用：比如在多个串联传输门之间插入一些反相器，整体的延时会改善很多，因为传输门本身的延时是很大的，比如从0-1翻转的延时的坡度是很缓慢的，在过渡区加入一个inv，可以立马把电压调节过来，降低了整体延时。

补充3：翻转毛刺的解决措施：（有缘人可以补充一下）

补充4：MOS管剖面图，栅极，下面是栅氧层，下面是掺杂区，当栅极通电，有微弱的电流，下边的掺杂区在反型层形成之后，源漏连接，沟道有电流通过，这时，栅氧层上下都有通电，就像电容一样。高低阈值的晶体管区别在于，高阈值栅氧层比较厚，需要较大的栅极电压来形成反型层沟道（所以开启的慢）

7.开放性问：手机按一秒不会关机，长按五秒就关机了，请说一下他的设计是怎样的（后来我跟朋友聊了一下，朋友说好像和消抖有关，滑跪，我一开始说计时器，面试官问会不会计很久，我又结合我项目重新说了一个方案）

8.个人问：对实习的一些goal，和后续通知（如果一周没有接到HR的联系，就换部门投递吧）

总结：
面试官态度很友好，问题没有答上来的话，他就循循善诱，多个小问题，最后让你自己把结果串联起来（当然没说的这么简单，不过还是有引导作用）然后有一部分针对项目的随机问就比较考验个人功底了，对方的思维很发散，但也不是随便发散，无形之中考验你的功底，所以整个面试过程还是蛮有趣的。
最后，面试官提到英伟达的文化，是主动和优化，如果提出优化但结果不一定要，也算KPI，还蛮叫人心动的

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5.27二轮面试（视频1h）

0.无自我介绍

1.项目问：EDAC电路的意义？面试官对设计结构产生质疑（提出其中的一个latch是不是可以去掉）并且结合实际使用提出，提出你的设计意义是否可以作为探测极限频率呢（amazing，很有道理）同类型EDAC电路是否有商用，用在了哪里

2.STA问：你对我们公司具体哪个方向感兴趣，我选了STA，于是问：从物理角度来讲，su和hold是否可以是负值（amazing，这个问题我居然考虑过，可惜之前没深究）我说在DC-PT过程中，su和hold的负值是可以修正的，不过面试官说不是问这个，他考察的是对su和hold这个window的理解

3.项目问：你们cnn算法上的改进（我没做算法）那你的设计和别的人相比，你的优势在哪里？你的同类型设计，有商用的吗？你的设计频率/功耗/数据刷新速度

4.Linux问：在Linux下，我需要检索ABC开头的12345等后面若干的内容，怎么操作？

检索命令grep可以，然后又问我有没有别的办法，问会不会python和Perl。还问我平时在Linux下看文本用的是什么？知道正则表达式吗？（这一块盲区，然后面试官还给我安利了一下这个好用==好的，会学！）

5.DFT（Design for test）问：有了解吗？（常见的有边界扫描）上过数字信号处理吗？知道傅里叶变化也是DFT吗？

6.低功耗措施？clock gating清楚吗？

7.Verilog基础问：阻塞和非阻塞的区别（我忘记说时序和组合逻辑的一般使用场景了！！！！！！痛心）

补充：建库项目没问

扩展：
1.nv公司目前后端是没有做layout这一块的，是和别的人合作
2.DC不仅仅是综合，还有对常见DFT问题的解决，power关断等问题的解决（这边没有很懂）

总结：
拿常规问题su和hold来举例吧，每一次面试官提到这个问题，都从一个新的角度刷新了我对它的认知

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5.28三轮面试（视频40min）

1.自我介绍

2.项目问，挨个介绍（CNN加速器，近似计算，建库）建库这边要告诉他实际使用到的tools

3.你在做项目中遇到的问题/挑战？

4.实习经历做了什么？竞赛经历？（这些都是根据我简历上写的问的）

5.你会什么脚本语言？会C吗？

6.了解学校？你是工学硕士还是工程硕士？

7.可以实习的时间？

三面是个女性后端软件工程师问的，全程没有深入问，觉得我和后端软件岗不相符，挂了。

补充：2020英伟达校招流程

再补充：nv PD的实习生面试要5轮，asic没有这么多轮，好像3~4轮就过了。