IC设计错误案例005：频率对脉冲跨时钟的影响

1. 频率变化对脉冲跨时钟的影响？

在单bit脉冲跨时钟时，从快时钟同步到慢时钟时，通常采用在源时钟域进行扩展，然后同步到目的时钟并产生脉冲。如果src_clk为800MHz，dst_clk为可降频的时钟，通常为1.2GHz。

此时在dst_clk为1.2GHz时，如果src_clk脉冲跨时钟没有扩展是没问题的。但是如果dst_clk降频到800MHz，那么因为时钟频偏和抖动的原因，可能会发生脉冲丢失，没有同步成功的情况。

特别是将ASIC代码移植到FPGA版本中，通常时钟都会进行降频，时钟从1GHz降低到100MHz都是很常见的，有时候不是所有的clk都是同比例降低，因此此时更容易单bit脉冲同步失败的问题。