ISE软件初识

ISE软件初识

软件是做FPGA的,很大,我安装在D盘,安好后,一共占用了几十G的空间,电脑明显变卡,真是醉了。但FPGA很重要,要好好学,所以辛苦一下电脑了,加油。

20170605 周一

今天又回到了实验室,开始全新的FPGA学习,完全从头开始,我做好了思想准备,既然要做这个,就要做好,决不能半途放弃。今天先是做好准备,按着开发板使用手册,安装环境。虽然很简单,自己也安装过很多软件,经验累累,但今天在安装Modelsim SE-64 10.1c这东西的时候,还是被坑了,让电脑死机不断重启,折腾好久,终于安装好,保住电脑。

由此事,明白现实生活与理想的差距,只有行动才是有效的改变之路,停于想象,不会有真正的果实。现实的琐碎事太多,虽然自己求功心切,但必须要一步步来,太急没用,踏踏实实地做好每件事,不断累积,才能达到理想的果实。

考虑到以后还可能帮别人安装,对安装文件要好好看,一步步来。安装过程很漫长,要学会利用片时间看相关文档,提前调研。

嵌入式操作系统移植(在Microblaze处理器上进行uclinux移植).pdf这文档很好,对嵌入式说明很深,很透彻。 

此文档对几种嵌入式系统有较好的阐述,比较经典。

ARM 体系结构就是使用内存统一编址方式的典型。

使用 volatile 关键字修饰要访问的的指针变量,这样可以保障编译器在编译时对于该指针的访问都能保留下来。

硬件设备可以作为一种不能共享的资源,不能被多个线程同时访问。

在高速传输中,只有几十个字节深的 FIFO 也会频繁触发空和满的中断,对系统的性能大打折扣。因此对于数据传输量很大的硬件设备常使用DMA 传输来减少驱动对处理器的占用率。直接内存存取。DMA[1]传输将数据从一个地址空间复制到另外一个地址空间。当CPU 初始化这个传输动作,传输动作本身是由 DMA 控制器来实行和完成。

http://baike.sogou.com/v64762098.htm?fromTitle=DMA

DMA 传输对于高效能 嵌入式系统算法和网络是很重要的。在实现DMA传输时,是由DMA控制器直接掌管总线,因此,存在着一个总线控制权转移问题。即DMA传输前,CPU要把总线控制权交给DMA控制器,而在结束DMA传输后,DMA控制器应立即把总线控制权再交回给CPU。一个完整的DMA传输过程必须经过DMA请求、DMA响应、DMA传输、DMA结束4个步骤[2]

DMA为了帮助大数据传输的内设硬件,需要时调用它,让DMA进行数据传输控制,CPU在同时可处理其他任务。

小结:要使用上DMA,还要跑板子验证,测试,后续工作还多,知道这个点,但用的时候还是要一步步来,磨刀不误砍柴工,先充分理解,用的时候才能得心应手。

20170606 周二

接到高精度AD采集任务,在0.1%的高精度下。有诸多难点,现在在解决低筒滤波的问题。获取资料,要书本和网络相结合,有一定理解后,要查阅最新论文等。做一个好东西,肯定要有突破的,要有充分付出的思想状态。

测试了下新板子,问题很多,秋哥不在,有点无从下手的感觉。我现在还是先把FPGA学起走。这是我的重点。

第一个FPGA程序下载成功了,流水灯亮起来了。小波折,程序中计数为199_99_999,少写一个9导致错误,细心检查终于发现,有源程序很重要呀。还有,多modelsim的使用还要看文档学习,好多不会,没能真的仿真起来。

20170607

挃令执行的流水线是幵行流水线,它分为 3 级流水:叏挃、译 码和执行。

黑金Sparten6开发板Microblaze教程,此教程简单的使用C语言对开发板做了功能实现,看着比较简单,但还没有实践过,具体的路还有很长要走。现在还是想先把verlog用起来,这样对后面的学习都有帮助。用verlog先把FPGA的硬件原理有个了解,再说C语言的事。

verilog语言编写过程:建立工程,前面设置过,已经选好了。 Project->New Source,建立.v文本,module XXX(包含所有的输入输出端口);开始编写程序。随着时钟执行程序。编写好后,新建文本,宁存为UCF文件再添加。然后编译,generate。连接开发板,继续下面的configure,进入下载界面。加入下载接口后,点击new-project,建立MCS文件,一路ok下去,要generate file,才能生成MCS文件。最后双击回到链接页面,点SPI导入MCS文件,再选择M25P16,最最后,双击FLASH,program,ok。

注:平时调试代码,不要固化程序,使用单词下载方式。

到此,又完成一个测试实验,很开心。但又很多要注意的,这里小结一下。

1,对程序的编写很老火,自己还写不出来,光是Verilog的语法,格式需要更多的记忆,下来还要多花功夫看Verilog教程书,要学的很多。

2,对开发软件ISE的使用,进过这次实践,好很多了,知道这是一个强大的软件,需要更多的使用才行。重要的是,始终保持现在这种求知、好学的心态,一步步的做下去,把FPGA做好,利用这么好的资料。

3,虽然现在做的不是自己想的很远的东西,那个语言识别智能逻辑思考系统,但现在的我走在同一条路上,先把眼下的事学好、做好,有了成果,再继续延伸到去做自己想要的更高东西。

做硬件中的软件工程师。希望用自己的思维方式,改变世界。

继续PLL锁相环测试。调用了pll_ip核,将50M外部时钟付给ippll,产生了25MHz的方波。通过J2口输出,需要用示波器,未测试,先跳过这一届实验。

好了,今天先到这里,学的内容挺多的,要休息下。下面的时间好好回顾下所学内容,明天继续接下来的课程。

小结:ISE强大,随着使用,慢慢上手。现在的难点是对Verilog的编程,有太多规则,比较难理解和使用,现在看,先用背的方式去学习Verilog吧。我想的是,想吧整个FPGA流程搞清楚,到具体编程时,在慢慢找出源码来琢磨和研发。哦,重点的AD那一章节,注意把握仔细学习一下。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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