FPGA原语之IDDR/ODDR

IDDR/ODDR

1. IDDR

IDDR的VHDL例化如下。

IDDR_inst : IDDR
   generic map (
      DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE"
                                       -- or "SAME_EDGE_PIPELINED"
      INIT_Q1 => '0', -- Initial value of Q1: '0' or '1'
      INIT_Q2 => '0', -- Initial value of Q2: '0' or '1'
      SRTYPE => "SYNC") -- Set/Reset type: "SYNC" or "ASYNC"
   port map (
      Q1 => Q1, -- 1-bit output for positive edge of clock
      Q2 => Q2, -- 1-bit output for negative edge of clock
      C => C,   -- 1-bit clock input
      CE => CE, -- 1-bit clock enable input
      D => D,   -- 1-bit DDR data input
      R => R,   -- 1-bit reset
      S => S    -- 1-bit set
      );

对于DDR_CLK_EDGE主要有三种模式，分别是OPPOSITE_EDGE、SAME_EDGE以及SAME_EDGE_PIPELINED。这三种模式的时序图如下。

根据上面时序关系可以看出，在OPPOSITE模式下，Q1与Q2没有对齐，两者的时序关系是异步的；在SAME_EDGE模式下，Q1与Q2时序对齐，但是并不是同时出现，Q2上的数据落后Q1一个时钟周期；在SAME_EDGE_PIPELINED模式下，Q1与Q2时序对齐，并且同时出现在数据口上。相比于前两种模式，SAME_EDGE_PIPELINED消耗的资源更多一些。

2. ODDR

ODDR的VHDL例化如下。

ODDR_inst : ODDR
   generic map(
      DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE" or "SAME_EDGE"
      INIT => '0',   -- Initial value for Q port ('1' or '0')
      SRTYPE => "SYNC") -- Reset Type ("ASYNC" or "SYNC")
   port map (
      Q => Q,   -- 1-bit DDR output
      C => C,    -- 1-bit clock input
      CE => CE,  -- 1-bit clock enable input
      D1 => D1,  -- 1-bit data input (positive edge)
      D2 => D2,  -- 1-bit data input (negative edge)
      R => R,    -- 1-bit reset input
      S => S     -- 1-bit set input
   );

对于DDR_CLK_EDGE主要有两种模式，分别是OPPOSITE_EDGE、SAME_EDGE，时序图如下。

根据上面时序关系可以看出，在OPPOSITE模式下，D1与D2没有对齐，两者的时序关系是异步的，时钟分别在上升沿和下降沿对D1和D2进行采样；在SAME_EDGE模式下，D1与D2时序对齐，在时钟的上升沿对D1与D2同时采样，采用这种模式可以获得更好的性能。