逻辑电平（TTL/CMOS/LVDS/LVPECL/CML）

低速逻辑电平

TTL/CMOS/LVTTL/LVCMOS逻辑电平介绍

传统单板设计中，TTL和CMOS逻辑电平被广泛应用，是数字电路设计中最常见的两种逻辑电平，LVTTL和LVCMOS是它们的低电平版本。

TTL----------(Transistor-Transistor Logic gate），晶体管-晶体管逻辑门
由于晶体管是流控器件，且输入电阻较小，因此TTL电平速度快，但功耗较大；

CMOS------（Complementary Metal Oxide Semiconductor），翻译过来是互补金属氧化物半导体 ，也就是MOS管逻辑。
由于MOS管是压控器件，且输入电阻极大，因此CMOS电平的器件速度较慢，但功耗较小，同时由于CMOS器件输入阻抗很大，外界微小的干扰就可能引起电平的翻转，因此CMOS器件上使用的输入引脚应做上下拉处理，不能浮空。

现实中的信号是连续的模拟信号，而数字信号只有“1”和“0”两种逻辑状态，需使用阈值来定义来定义信号的逻辑状态。
逻辑电平阈值如下图：

（注意：上图只是一个示意图，对于不同型号的逻辑器件，即使使用同种逻辑电平，阈值也不一定相同，设计中应查阅器件资料以获取各项阈值参数。）

对每种逻辑都定义了四个阈值，即$V_{OH}$,$V_{OL}$,$V_{IH}$,$V_{IL}$.
当器件输出高电平时，电平的幅值应高于$V_{OH}$，即$V_{OH}$为输出高电平的最小值；
当器件输出低电平时，电平的幅值应低于$V_{OL}$，即$V_{OL}$，为输出低电平的最大值；
当器件输入高电平时，电平的幅值应高于$V_{IH}$，即$V_{IH}$为输入高电平的最小值；
当器件输入低电平时，电平的幅值应低于$V_{IL}$，即$V_{IL}$为输入低电平的最大值；

阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输 出，则必须要求输入高电平> Vih，输入低电平
对于一般的逻辑电平，以上参数的关系如下：Voh > Vih > Vt > Vil > Vol

TTL和COMS电路比较：
1）TTL电路是电流控制器件，而CMOS电路是电压控制器件。

2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。

COMS电路的使用注意事项：

1. COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。
2. 输入端接低内阻的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。
3. 当接长信号传输线时，在COMS电路端接匹配电阻。
4. 当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
5. COMS的输入电流超过1mA，就有可能烧坏COMS。

TTL门电路中输入端负载特性(输入端带电阻特殊情况的处理)：
1)悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
2)在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧 时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。

不同逻辑电平互连

由上述可知，各逻辑电平的阈值并不相同，因此相互间并非可以直接互连。只有同时满足以下条件时，不同逻辑电平的器件才能直接互连。
1）发送方$V_{OH}$大于接收方$V_{IH}$，且提供一定的噪声容限。
2）发送方$V_{OL}$小于接收方$V_{IL}$，且提供一定的噪声容限。

噪声容限
噪声容限计算：噪声容限=min{高电平噪声容限，低电平噪声容限}
高电平噪声容限=最小输出高电平电压-最小输入高电平电压
低电平噪声容限=最大输入低电平电压-最大输出低电平电压
例如：
TTL逻辑电平的噪声容限为0.4V

对于电平不同，且不能满足上述互连条件的逻辑器件，可以采用以下方式实现互连。
方法一：
使用电平转换芯片。例如，74ACT16245，其输入端为TTL电平，输出端为CMOS电平，因此支持TTL到CMOS电平转换。当存在大量信号需要电平转换时，可采用这种方法。
方法二：
使用OC（集电极开路）门或者OD（漏极开路）门实现逻辑电平转换。如下图。
OC或OD门还常用于低逻辑电平驱动高逻辑电平的场合。

方法三：
高逻辑电平驱动低逻辑电平时，可串联50~330Ω电阻实现电平转换。串联电阻的阻值需要根据I/O动态电流进行计算。

高速逻辑电平

TTL电平和CMOS电平不适宜于高速应用的原因

TTL电平和CMOS电平不适宜于高速应用，主要有以下几方面的原因。
1）电平幅度较大，即便是LVTTL/LVCMOS低电平版本，摆幅也达到3.3V或者2.5V，因此信号变化沿所耗费的时间较长，不适于传输频率达到200MHz以上的信号。
2）输出信号为单端，在传输路径上易受到干扰，不利于远距离的传输。
3）功耗较大。器件功耗分为静态功耗和动态功耗，TTL器件的静态功耗较大，即便是静态功耗较小的CMOS器件，由于电平摆幅宽，其动态功耗也偏大。

高速电平的优势

高速电平一般都采用差分技术。差分技术的优势有以下几项：
1）抗干扰能力强。由于构成差分对的两条导线距离很近，一对差分线中的一条导线所吸收的干扰同样也会出现在另一条相邻的导线上，由于接收方只根据两条导线的差值判断逻辑状态，因此同时出现在差分对之内的两条导线上的干扰将被互相抵消。
2）对参考平面（地平面或者电源平面）完整性的要求较弱。与单端信号相同，差分对内两信号同样是寻找阻抗最小的路径以实现回流，该路径一般选取为临近的地或者电源参考平面。与差分对内两信号的驱动路径相同（电流大小相等，方向相反），回流路径上的信号也大小相等，方向相反的特性（回路路径对应的也有两条），从而互相抵消，最终的结果是几乎没有任何电流从参考平面流过，因此即便参考平面不完整，差分对信号所受的影响也较小。
3）抑制串扰/EMI能力强。单端信号线之间不能相距太近，否则会出现串扰，EMI等问题。但对差分信号而言，由于两条相邻的导线所承载的电流大小相等，方向相反。所以对内两条导线之间，相距越近，周围信号线和信号过孔分配越均衡，则产生的磁场越接近完全抵消的状态。如图：

差分对的两条导线电流方向相反，两者产生的磁场方向完全相反从而相互抵消。
4）功耗小/速率高/不受温度/电压波动的影响。由于差分信号逻辑状态变化的参考点位于差分对内两信号边沿的交叉点，且幅值用两信号的插值表示，无需和GND比较，因此信号摆幅小，速率高。同时由于差分对两信号相距很近，外界环境的变化对它们的影响几乎是一致的，在形成差值的过程中将被抵消，因此外界环境对信号的影响很小

LVDS/LVPECL/CML都属于高速电平，但它们的特性并不完全一样，如表：

LVDS逻辑电平介绍及其应用要点

LVDS介绍
LVDS（Low-Voltage Differential Signaling）指低压差分信号，其支持的最高速率为3.125Gbps,一般应用于点到点的场合。
LVDS的应用场合有很多，比如冰雪高速总线SPI4.2的I/O接口电平即为LVDS，其结构如图：

在发送方，由3.5mA电流源提供驱动，在接收方，通过100Ω电阻形成350mV的电压摆幅。当电流正向流动时，如上图箭头方向所示，产生逻辑“1”，反之，则产生逻辑“0”。由于摆幅小，有利于降低功耗。同时由于LVDS采用电流驱动模式，因此于TTL/CMOS电平不同的是，LVDS功耗并不随工作频率的升高而相应增大，对单个端口而言，负载功耗仅为1.2mW(350mV*3.5mA=1.2mW),在高速逻辑电平中，LVDS的功耗是最小的。

在应用中，设计者应重点关注以下几方面：
1）LVDS接收方对信号的共模电平要求很弱，差分对内单个信号的电平范围在0~2.4V均可，即LVDS的发送方和接收方对电源电压和直流偏置没有特殊要求，这种特性是LVPECL等电平所不具备的，这使得LVDS特别适宜于板间长距离信号的传输。
由于输入信号的电平范围为0~2.4V，差分对摆幅最大值为454mV，因此输入端允许信号上携带直流偏置电平范围为0.227 ~ 2.173V,当不满足此要求时，应采取AC耦合。
2）LVDS接收方对输入差分对信号摆幅的要求是100mV,可通过眼图的测试来检验，如图：

3）端接方法。LVDS电平通过在接收端增加100Ω并联电阻以实现端接。端接电阻由两个作用，一方面用于实现电流相电压的转化，另一方面用于实现阻抗匹配。在某些情况下，该电阻可能已经内置于接收端器件内，此时不应再外接匹配电阻。
4）信号沿变化速率较低。LVDS的边沿爬升时间约为0.5ns,因此信号沿变化速率是0.7V/ns（0.35V/0.5ns）,该速率甚至低于某些低速应用对信号变化沿速率的要求。信号沿变化速率越低，EMI值越小，所有LVDS电平有助于减少EMI。
5）空闲输入引脚应浮空，以防噪声的引入；空闲输出引脚应浮空，减少功耗。
6）LVDS不适用于速率为2Gbps以上的应用，这种应用应考虑LVPECL或CML电平。

LVDS端口保护
LVDS是常用的板间互连接口。如图所示，当A板不在位时，B板LVDS接收器的输入端就失去了驱动源，处于开路状态，此时，接收器的输出端将保持逻辑“1”（由LVDS器件的内部逻辑保证），这种状态时正确的。

一旦输入端信号线（在B板上，从背板连接器到LVDS接收器之间的信号线）上引入了噪声，且达到接收端的阈值100mv,这种正确的状态将被打破，使接收器的输出状态翻转为逻辑“0”.
解决的方法由多种，某些LVDS接口器件内置有保护电路，使用时和普通LVDS器件一样，外加100Ω端接电阻即可，某些则需外加保护电路。
如下图外置保护电路：

除端接电阻Rt外，外置保护电路增加了R1和R2两个电阻以形成偏置电路。LVDS接收器输入端浮空时，偏置电路使IN+和IN-之间形成正的偏置电平$V_{ID}$, 以提供更大的噪声冗余，即当噪声小于$V_{ID}$时，接收器输出端仍可保持为逻辑“1”状态。
以偏置电平$V_{ID}$=25mV为例（可实现25mV的噪声冗余），R1和R2阻值的计算方式为：

$V_{ID}$=25mv= 100/（R1+R2+100）
$V_{OS}$=1.25V=（R2+100/2)*3.3V/（R1+R2+100）

其中，第一等式是为得到25mV的偏置电平，第二个等式是保证输出共模电平（LVDS要求输出共模电平的范围是1.125~1.375V，区中间值1.25V）。可得到R1=8.25kΩ，R2=4.95kΩ。
偏置电阻应尽量靠近接收端放置，且偏置电流应远远小于LVDS接收器的正常工作。

LVPECL逻辑电平介绍及其应用要点

LVPECL是ECL电平的正电源/低电压版本。
如下图所示，LVPECL输出端的关键部分是一对差动放大器Q1/Q2,以及一对设计输出器Q3/Q4,不仅拥有差分对信号抗干扰能力强的优势，还拥有射极输出器输出电阻小，驱动能力强的优点。

$V_{CC}$取值为3.3V或者2.5V，$V_{BB}$为内部参考电平。
基于差动放大器的特点，$V_I$电平高于$V_{BB}$时，Q1导通而Q2截止，在输出端，Q3导通而Q4截止，输出端输出逻辑1状态。
$V_I$低于$V_{BB}$时，Q1截止而Q2导通，在输出端，Q3截止而Q4导通，输出端输出逻辑0状态。
由于Q1和Q2时轮流导通的，Vcc和GND之间永远存在一条电流通路，这也是LVPECL功耗较大的原因。
LVPECL属于电流驱动型，OUT+和OUT-引脚通过50Ω电阻中介于Vcc -2V,输出电流14mA,因此OUT+和OUT-的共模电平值为Vcc-1.3V(Vcc-2V+14mA*50Ω=Vcc-1.3V)。

如图，LVPECL的输入结构是一对高输入阻抗的差动放大器，由于输出信号的共模电平为Vcc-1.3V，输入信号应偏置到该电平上，以获得最大动态范围。

下表是某家LVPECL电平的输入输出规格参数。

设计中，应重点关注LVPECL的以下特点：
1）与LVDS相比，LVPECL功耗更大，匹配电路的设计也更复杂，但支持更高的速率，抗抖动性能也更佳。在高速设计中，LVPECL常被用做高速时钟和数据的电平，如许多百兆或者千兆PHY芯片的MDI接口，以及许多PLL锁相环时钟信号都采用LVPECL电平。
2）由于内部三极管工作状态工作于非饱和状态，LVPECL的传输延时极小。
3）由于始终存在一条Vcc到GND的电流通路，因此LVPECL功耗较大，LVPECL，但LVPECL的功耗与工作速率基本无关。
4）由于LVPECL采用电流驱动模式，电源Vcc的作用只是提供电流通路和外部偏置电平，电源纹波对信号的影响相对较小。但LVPECL作为时钟信号的电平时，为防止电源纹波耦合到时钟信号上，仍应尽量提高电源的质量。
5）LVPECL的外部端接电路较复杂。LVPECL的输出需要偏置到Vcc-2V，输入端需要偏置到Vcc-1.3V，为减少电源的种类，设计中往往通过分压电阻实现不同的偏置要求，以至于与LVDS/CML相比，LVPECL的外部电路显得尤为复杂。这些电路会造成高速信号线上的分叉，因此LVPECL并不适用于要求极高的高速信号，如10Gbps以太网MDI接口一般采用CML电平而不是LVPECL电平。

CML逻辑电平介绍及其应用要点

CML指电流模式逻辑（Current Mode Logic），是高速设计中最常见的一种电平。
由于输入和输出的匹配已集成于片内，基本不需要外部端接，因此CML的应用非常简单。

CML输出电路如下图所示，CML的电源Vcc一般取1.2V，其输出端由一对三极管组成的差动放大器构成，三极管的发射极与GND之间串有一个16mA电流源，三极管的集电极与Vcc之间串接50Ω电阻。
CML的输出信号OUT+或OUT-电平如右边，共模电平为Vcc-0.2V,摆幅为400mV（Vcc-0.4~Vcc），因此CML输出差分信号对的摆幅为800mV（差分对摆幅为单个信号摆幅的2倍）。

CML的输入由射极输出器构成，具有输入阻抗大的特点，其输入结构如下图所示：

下表是某家CML电平输入输出规格参数：

CML和LVPECL支持的速率都高达10Gbps,但LVPECL对外部端接电路有较多要求，应用上较为不便，且在功耗上，CML也低于LVPECL，因此，极高速信号往往采用CML电平；而LVPECL的优势是输出端采用射极输出器，输出阻抗小，驱动能力强，且LVPECL的抗抖动能力相对也较强，因此板内高速数据信号，有精度和抖动要求的高速时钟信号往往采用LVPECL电平。

高速逻辑电平的比较

LVDS/LVPECL/CML都是高速设计中常用的电平，在应用中各具特色。
1）驱动模式方面。三种电平都属于电流驱动模式，适用于高速应用。
2）外部端接方面。CML最简单，一般无需外加端接，直接互连即可；LVDS次之，LVPECL最复杂。
3）功耗方面。LVDS差分对摆幅最小，因此功耗也最小，在工作速率相同的条件下，功耗不及LVPECL的三分之一；LVPECL和CML的差分对摆幅相对较大，且内部三级管工作于非饱和状态，功耗较大，基于结构上的差异，CML的功耗稍低于LVPECL。
4）工作速率方面。一方面由于CML和LVPECL 内部的三极管工作于非饱和状态，逻辑状态翻转速率高，能支持极高的数据速率。另一方面LVDS输入差分对摆幅Vid较小，仅100mv，噪声容限较小，无法支持极高速的速率，而CML和LVPECL的Vid相对较大，使得噪声容限增大，有利于高速传输。因此，支持的工作速率由快到慢排序是：CML/LVPECL/LVDS
5）耦合方式方面。都支持直流耦合和交流耦合方式。

差分对应用注意事项

1）差分对内两信号走线长度相等。该要求是基于以下两个因素而提出的

• 时序要求。由于差分对信号的时序要求参考点是对内两信号边沿的交叉点，差分对内两信号走线长度的差异将造成交叉点的偏移，可能对时序产生影响。
• 共模噪声。当差分对内两信号的走线长度存在差异时，在参考平面上的回流无法完全抵消，一旦参考平面存在分割的情况，则在回流路径上产生共模噪声，叠加到差分信号上，严重时将导致系统的EMI问题。
  差分对内两信号走线等长，该要求更多的是基于共模噪声的原因提出的。对于时序，即使存在微小差异，对时序的影响也比较小，如100mil的长度差异，对时序的影响不过几十皮秒，尚不足以造成严重的问题。而这种微小的长度差异，却可能带来后级电路无法抑制的共模噪声，影响全系统的EMC的性能。

2）差分对内两信号的间距越小越好。该要求是基于以下两个因素而提出的。

• 间距越小，附近的干扰对差分对内两信号的影响越接近等同，从而实现近似的抵消。
• 差分对内两信号的电流方向相反，形成了电流环路，同样差分对信号的两个回流信号也形成电流环路，根据电磁理论，电流环路能形成磁场，磁场又能产生电场，从而对系统构成电磁干扰。为减少电磁干扰，应减小电流环路，即减小差分对内两信号的间距。
  3）差分对内两信号的间距保持一定。信号间距在很大程度上决定了差分对信号的阻抗，为防止反射，需要保持差分对信号的阻抗在线路上的一致性。
  4）差分对信号的阻抗控制。差分对信号的阻抗依赖以下三方面：差分对信号线宽以及铜箔厚度/差分对内两信号的间距/差分对信号距离参考平面的距离。由此可见，差分对内两信号的间距并不能无限制的减小。
  5）尽量保持差分对信号线附近过孔的均衡分布。在高密度电路板上，无法保证所有的信号过孔都远离差分对信号线，过孔相对差分对信号线的均衡分布有助于抵消干扰，如图：
  

部分内容转自：
https://blog.csdn.net/qq_27745395/article/details/76687175
（侵删）

内容整理自：
《高速电路设计实践》