数字IC笔试

1.什么是亚稳态吗，怎么解决

• 亚稳态：时钟有效沿到来时，被采的数据处于变化当中，输出的数据不是稳定的
• 解决方案
  a.降低时钟频率
  b.用反应更快的FF
  c.引入同步机制，防止亚稳态的传播
  d.改善时钟质量，用边沿变化快速的时钟信号
• 引入同步机制--两级DFF原理
  

  两级触发器同步机制.png
  
  第一级采集Reg1_q是震荡不稳定的亚稳态，最终趋于平稳，，第二级触发器在有效时钟沿到来时采集到稳定的值Reg2_q,所以能防止亚稳态的传播。
  要求：第一级触发器进入亚稳态+第二级触发器的建立时间<=T时钟周期

2.如何进行跨时钟域的设计

• 单比特电路：两级触发器
• 多比特电路：异步FIFO,双口ARM，握手信号

3.低功耗设计的方法有哪些

• Mult_vdd,Mult_Vth
• Power_gate,clock_gate
• DVFS（动态电压频率调整）

4.利用与非门等设计全加器

• 全加器逻辑表达式
  Co = AB+BCi+ACi
  S = A ^ B ^ Ci
  

  全加器电路图
  

  全加器电路图

5.动态和静态时序模拟的区别

• 静态时序分析（Satic Timing Analysis）
  采用穷举法分析路径的延时
  优点
  1.他不需要输入向量就能穷举所有的路径
  2.运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可以利用时序分析的结果来优化设计。
  缺点
  静态时序分析只能对同步电路进行分析，而不能对异步电路进行分析。
• 动态时序分析（DTA）
  写testcase进行仿真波形查看。前仿(RTL)和后仿(网表)。
  优点
  比较精确，而且同静态时序分析相比较，设计多元性强。
  缺点
  1.分析速度比较慢。
  2.需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键信息，难以保证足够的覆盖率。

6.DC综合常见题

• 1.set_clock_uncertainty建模包括哪些因素？
  skew,jittle,Margin
• 2.Constraints语法检查cmd
  dcprocheck Ton.con
• 3.单元延时由哪些决定
  input_transition加Output load

7.门控时钟避免产生毛刺

加Latch

门控时钟

因为Latch对电平敏感，对边沿不敏感，时钟保存完整。

8.异步FIFO为什么用格雷码

格雷码编码，相邻地址只有一位bit变化，避免干扰，可靠性强。

9.画状态机

米勒状态机：输出与输入和状态相关
摩尔状态机：输出与输入无关，仅与状态有关
摩尔状态机与input隔离，能有效消除竞争冒险。