硬件工程师知识点3 -- 上拉电阻与下拉电阻原理

概括地说，上拉电阻是将不确定的信号通过一个电阻钳在高电平，同时起限流作用，下拉是将不确定的信号通过一个电阻钳在低电平，同时起限流作用。上拉是对器件注入电流，下拉是输出电流。

作用总结：

1. 钳位对应幅值的逻辑电平，如芯片引脚对应识别电平为3.3V或者1.8V，上拉/下拉电阻提供 3.3V/1.8V的逻辑信号供芯片识别逻辑“1”和“0”。

2. 提高电压准位。电路TTL输入高电平>=2.0V，输入低电平<=0.8V，CMOS输入高电平VCC，低电平GND，当TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

3. 加大输出引脚的驱动能力，如走线太长，电压从输出端至输入端在输入端已降低至高电平识别的最低值，上拉与VCC相同的电压源；I2C总线负载电容较大，影响I2C 时序和SI，根据实际情况减小驱动电阻。

4. N/A pin防静电、防干扰。在CMOS芯片输入引脚上，为了防止静电造成损坏，不用的引脚不能悬空，一般接上拉电阻降低输入阻抗，提供泄荷路径。引脚悬空比较容易接受外界的电磁干扰。

5. 预设默认电位。在一些输入端接上拉下拉电阻是为了设默认电位，使芯片处于正常的初始化状态。

6. 提高芯片输入信号的噪声容限。输入端如果是高阻或悬空状态，对干扰信号的捕捉能力很强，很容易受到随机电平影响，影响逻辑判断。同理，如果输出端处于被动状态，也需要加上拉下拉电阻。如输出端是三极管的集电极，需要加上拉或下拉电阻，提高输入信号的噪声容限，增强抗干扰能力。

7. 电阻匹配。印制反射波干扰，长线传输中电阻不匹配容易引起反射波干扰，加上下啦电阻使电阻匹配，能有效抑制反射波干扰。

上拉或下拉电阻阻值选择

1. 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。

2. 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大

3. 对于高速电路，过大的上拉电阻可能边沿变平缓。上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。

10KΩ上拉电阻的原理

OC门输出高电平时是一个高阻态，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为Vil=0.8V(低于此值为低电平)；Vih=2V(高电平门限值)，R1为上拉电阻，R2简略视为device对地阻抗。

输出低电平 Vol = Vcc*R2/(R1+R2)

输出低电平时，由公式可看出，R1应越大越好，R1>(5-0.8)/500uA=8.4K

输出高电平Voh = Vcc*R2/(R1+R2)

输出高电平时，由公式可看出，R1应越小越好，R1<(5-2)/100uA=30k，当输入口由2个时，R1<(5-2)/200uA=15K