数字电路课程设计---电子钟

设计要求:采用数字电路实验箱,设计计时器电路连接到BCD数码管上,进行数字时钟功能的设计,当走表有误差或者开机时间显示不准确时,要求有校时电路,可以校准时和分,器件任选。

一、器件选择

1.74LS00:二输入与非门;

2.BCD-7SEG:BCD译码7段数码管,用来显示数字;

3.非门

4.CD4518:BCD编码同步加计数器,用来驱动数码管

二、设计原理

1.“秒、分”计时器的设计

“时、分、秒”计时器采用CD4518分别构成二十四进制(”时”计时器)和六十进制(”分、秒”计时器)计数器,一个4518芯片里有2个十进制计数器,采用异步计数,反馈置零的方法即可达到60进制的计数器.(详见图1、图2)

数字电路课程设计---电子钟_第1张图片

图1(“秒”计数器的连线)

连线引脚及原理

1.“秒”计数器的设计:

1连1Hz单脉冲,给4518提供时钟信号;

2时各位的使能端,连接高电平(+5V);

3-6为输出端,只需分别连到BCD-SEG的四边即可(要注意Q0-Q3和BCD-SEG的连接引脚!容易颠倒连线导致显数不正确!);

7是置位端,连到地线或者悬挂,因为秒的个位是十进制,不需要使用置位;

4518输出端的最后一个(也就是每片计数器的Q3端)可以用作级联,用来给下一芯片使能,所以将6连到10,此时十位计数器是依据个位计数器是否进位来判断是否计时,所以十位的时钟输入不需要(一定将十位的CLK接地!!不能悬挂!!)

要达到60进制,则十位就是6进制,只需要把十进制的”6”这个输出结果引出即可,8421编码可知0110为6,所以只需要把十位的Q2和Q1引出即可,将这两个引出端连接到一个与门(如果没有条件也可以像图1一样引入与非门再引入非门,或是用2个与非门搞定)再反馈到十位的置位端MR即可.

“分”计数器的设计:

“分”计数器与”秒”的相同,但要注意”秒”和”分”之间的联接,当”秒”记满60过后,”秒”的十位产生进位信号,只需把这个进位信号引入到”分”计数器的个位的CLK端即可。(详见图2)

数字电路课程设计---电子钟_第2张图片

图2(”分”计数器的连线)

2.“时”计数器的设计:

“时”计数器在实现上和前两个计数器无非大同小异,只是需要把进制设计为24即可.只需把十位的”2”和个位的”4”形成与门送入各位和十位的重置端MR即可.(连线见图3)

数字电路课程设计---电子钟_第3张图片

图3(”时”计数器的连线)

(CD4518 芯片介绍):

CD4518是二、十进制(8421编码)同步加计数器,内含两个单元的加计数器。每单个单元有两个时钟输入端CLK和EN,可用时钟脉冲的上升沿或下降沿触发。可知,若用ENABLE信号下降沿触发,触发信号由EN端输入,CLK端置“0”;若用CL℃K信号上升沿触发,触发信号由CL℃K端输入,ENABLE端置“1”。RESET端是清零端,RESET端置“1”时,计数器各端输出端Q1~Q4均为“0”,只有RESET端置“0”时,CD4518才开始计数。CD4518是一个同步加计数器,在一个封装中含有两个可互换二/十进制计数器,其功能引脚分别为1~7和9~{15}。该CD4518计数器是单路系列脉冲输入(1脚或2脚;9脚或10脚),4路BCD码信号输出(3脚~6脚;{11}脚~{14}脚)。   

 CD4518引脚功能:

1CP、2CP:时钟输入端。

1CR、2CR:清除端。

1EN、2EN:计数允许控制端。

1Q0~1Q3:计数器1输出端。

2Q0~2Q3:计数器2输出端。

Vdd:正电源。

Vss:地。

CD4518采用并行进位方式,只要输入一个时钟脉冲,计数单元Q1翻转一次;当Q1为1,Q4为0时,每输入一个时钟脉冲,计数单元Q2翻转一次;当Q1=Q2=1时,每输入一个时钟脉冲Q3翻转一次;当Q1=Q2=Q3=1或Q1=Q4=1时,每输入一个时钟脉冲Q4翻转一次。这样从初始状态(“0”态)开始计数,每输入10个时钟脉冲,计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号,便可组成两位8421编码计数器,依次下去可以进行多位串行计数

2.校时电路的设计:

在刚接通电源或者时钟走时出现误差时,则需要进行时间的校准。置开关在手动位置,分别对“时、分”单独计数, 计数脉冲由单次脉冲或连续脉冲输入。 校时电路如图4所示,有与非门和两个开关组成,实现“时、分”的校准

数字电路课程设计---电子钟_第4张图片

图4(校准电路)

当校时开关扳倒右端时,前一个的计时器进位信号送到”分”或”时”计数器的个位CP端,进行”时”计数器和”分”计数器的正常计时。 当校时开关扳倒左端时,高电平信号送入“时”计数器和“分”计数器的进位脉冲个位CP端,每拨动开关一次,“时”和“分”计数器校准时间。

总体电路连线如图5:

数字电路课程设计---电子钟_第5张图片

图5(电路的整体连线)

三、电路各部分调试方法:

1.对于计数器部分,我们可以将“时、分、秒”电路分别送入1Hz时钟脉冲,观察是否正常进位,是否正常计数和清零,可以先把各部分测试好后,再让“时、分、秒”之间级联,最后可以把脉冲调整为100Hz或者更高来观察时钟整体是否能够达到24小时的正常计时;

2.对于校时部分,采用的是JK触发器电路构造的,要注意的是电路的连接以及开关的初始位置,左边悬空可以即给对应的CLK送入高电平,拨回开关置为低,即手动产生了一个单脉冲信号,达到调节时间功能,当然也可以把悬挂端接上更高频率的信号,使得调节更快、更方便,具体方法就不一一阐述了。

 

该电子时钟的Proteus工程文件已上传到百度云盘:

链接: https://pan.baidu.com/s/1o2VJB0YcSzishY48vdOVVQ

提取码: de1r

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