SystemVerilog中interface时钟块的时序控制

标题起的有点绕，没办法，将就一下了。。。

systemverilog引入了interface的概念将接口进行简化，interface中可以定义时钟块（clocking block）来控制同步信号的时序。那么，同步信号在什么时候采样，又在什么时候驱动输出呢？

一、默认的情况。

1. 如果不指定时钟块的时序，那么效果如上面指定的那样。
2. 1step延迟规定了信号在前一个时间片的Postponed区域，在设计有任何新的动作之前被采样。
3. 在#0延迟后驱动输出。

二、指定setup、hold下的采样与驱动。

1. 在时钟沿之前的`SETUP_TIME时刻进行采样。（仅仅对一个时刻采样，与后仿真不满足setup、hold时输出X态有区别。）
2. 在时钟沿之后的`HOLD_TIME时刻进行驱动。

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