TC297 Memory Maps 内存映射

TC297的框图

3、Memory Maps 内存映射

TC29x CPU相关内存如下:

1. PMU0（程序存储器单元）特点如下：

—8M 程序闪存

—Data Flash Memory

—User Configuration Blocks (DF_UCB)

—32KB的BROM

1. CPU0

—32KB的程序高速暂存存储器（PSPR）

—120KB的数据高速暂存存储器（DSPR）

—16KB的程序缓存（PCache）

—8KB的数据高速缓存（DCACHE）

1. CPU1

—32KB的程序高速暂存存储器（PSPR）

—240KB的数据高速暂存存储器（DSPR）

—32KB的程序缓存（PCache）

—8KB的数据高速缓存（DCACHE）

1. CPU2

—32KB的程序高速暂存存储器（PSPR）

—240KB的数据高速暂存存储器（DSPR）

—32KB的程序缓存（PCache）

—8KB的数据高速缓存（DCACHE）

1. LMU局部总线存储单元

—32KB的静态数据存储器（LMURAM）

—8KB的miniMCDS Trace SRAM（TRAM）

此外，TC29x有两个片上总线:

—系统外设总线（基于FPI协议）(SPB)

—共享资源互联(SRI)

3.1 如何读取地址映射

总线特定的地址映射描述了不同的总线主设备如何对访问片上存储器和模块作出反应，以及哪些地址范围对相应的总线是有效的或无效的。

SPB总线地址映射从SPB主代理的角度显示系统地址。

SRI地址映射从SRI主代理的角度显示系统地址。

首字母缩写词和术语的定义

Term	Description
…BE	表示生成“总线错误
SPBBE	A bus access is terminated with a bus error on the SPB. 在SPB上总线错误导致总线访问终止。
SRIBE	A bus access is terminated with a bus error on the SRI. 总线访问在SRI上因总线错误而终止
access	A bus access is allowed and is executed. 允许并执行总线访问。

3.2 本段内容

段0 - 4

这些内存段在TC29x中保留。

段5 - 7

这些内存段允许访问cpu的程序和数据Scratch Pad SRAM (PSPR, DSPR)，程序和数据缓存SRAM (PCache, DCache)，以及与程序和数据缓存相关的TAG SRAM (PTAG SRAM和DTAG SRAM)。

在支持DCache的情况下，DCache和DTAG SRAM只能在禁用数据缓存的情况下访问。

PCache和PTAG sram必须关闭相应的Program Cache才能访问。

这些段的CPUx默认属性:非缓存。

段8

这个内存段允许访问PFlash和BROM。

此段的CPUx默认属性: 缓存。

段9

这个内存段允许访问LMU SRAM(如果实现了)和EMEM(仅限仿真设备)。

此段的CPUx默认属性:cached。

段10

这个内存段允许访问PFlash, DFlash和BROM。

此段的CPUx默认属性:非缓存。

段11

这个内存段不允许访问LMU SRAM(如果实现了)和EMEM(仅限仿真设备)。

此段的CPUx默认属性:非缓存。

段12、13、14

该内存段在TC29x中保留

段15

这个内存段允许访问所有的SFRs。

从DMA模块，Cerberus到该段较低的128mb的访问由SPB总线上的DMA FPI主接口处理，到该段的较高的128mb由SRI总线上的DMA SRI主接口处理。

从TC1.6 CPU访问该段128mb以下的数据由CPU处理。DMI的FPI主接口在SPB总线上，由CPU将此段的上部128mb连接。在SRI总线上的DMI SRI主接口。

3.3 片上总线系统的地址图

本章描述了从SRI和SPB总线主站(总线主站代理在芯片总线系统中描述)看到的系统地址映射。所有总线主代理可以在相同的地址上为相同的外设和存储器寻址。系统地址映射对所有cpu都是可见和有效的，这意味着所有的外围设备和资源都可以从所有的TriCore cpu和其他芯片总线主代理访问。多个总线主代理对一个从代理的并行访问按顺序执行。此外，SRI和SPB总线支持原子读、修改、写顺序。从一个主服务器到一个从服务器的临时专用总线访问的硬件信号量没有实现。

3.3.1 段0到14

3.3.2 段15

•哪些模块被映射到段´F的前16 KB，可以被TC1.6E/P以绝对寻址模式访问(左边)

•使用相对寻址模式覆盖模块的例子(基址+- 32kb，在中间)

请注意表3-3描述了模块到分段F的映射。

模块地址范围的详细信息可以在模块章节寄存器概述中找到。

3.4 内存模块访问限制

表3-4描述了对TC29x中不同内存的可能访问类型

3.5 从模块到CPU0数据暂存器静态数据内存的副作用（DSPR0）

请注意，在冷上电后，CPU0 DSPR的一部分将被启动(BootROM)过程覆盖，并且在准备设备进入待机模式时，应该使用和防止(用户)SW过程修改该区域的信息