IBERT

摘要： pg173-ibert、IBERT Ultrascale GTY（IP核）以及使用IP核时遇到管脚约束不对的问题

目录

1.IP核内部

1.1 Protocal Defination

 1.2 Advanced Settings​

1.3 Protocol Selection

1.4 Clock Setting

总结

参考文章：

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1.IP核内部

1.1 Protocal Defination

Protocal Defination：设置协议、线路速率、数据位宽、参考时钟、Quad数量

        主要的是注意LineRate和Refclk两个选项：LineRate，其中GTY收发器对应的速率最高可达32.75 Gbps，也就是在该速率内的选择，但是由于实际需求不同勾选的速率不同，像是把GTY收发器用作25G以太网接口的话其对应的速率为25.78125Gbps（其计算方法可详见以太网接口）；Refclk就是GTY收发器所需要的参考时钟了，像是10G以太网对应156.25MHz参考钟，25G以太网对应161.1328125MHz参考钟，这里就选择25G对应的161.1328125MHz。

 1.2 Advanced Settings

Insertion loss at Nyquist(dB)：指定通道之间的插入损耗，奈奎斯特频率下的发射机和接收机，单位为dB 。

Equalization mode（均衡模式）：在判决反馈均衡（DFE）模式和用于接收机均衡的低功率模式（LPM）。选择自动选项时，模式根据通道插入损耗自动设置，其中大于14 dB会导致使用DFE；否则使用LPM。参考UltraScale Architecture GTH收发器用户指南（UG576）

Link coupling：AC交流、DC直流

Termination：选择接收器终端电压（感觉类似是模式），可以根据具体的协议以及Link coupling进行选择

Programmable termination voltage(mV)：可配置的终端电压，范围在100-1100mV

PPM offset between receiver and transmitter：指定接收到的数据之间的偏移量以PPM为单位的数据和变送器数据。例如，如果您的协议指定了±100 ppm，可以在该字段中输入200。此偏移会影响接收器CDR设置。

Spreed spectrum clocking：扩频时钟。以PPM为单位指定扩频时钟（SSC）调制。SSC影响接收器CDR设置。

1.3 Protocol Selection

        Protocol Selection这个页面主要选择要测试的GTY收发器所在位置，根据板子原理图可知板子的的bank为多少，连接的参考时钟为MGTREFCLK1，故按照下图勾选，当然也可以随便勾选一组，之后再按照自己的电路图再修改管脚约束；

1.4 Clock Setting

        这个选项就是勾选系统时钟，External就是外部时钟，不同的板子用不一样的Package Pin、Frequency（MHz）。

2.使用IP核遇到的问题

一般情况下（于我而言），Ibert的使用是用来测试光模块的，这个时候在约束SFP管脚的时候出现了问题，会报LOC以及管脚被占用occupied的问题。这个时候我发现无论我在XDC里面如何约束，我在IOplanning里面看到我的管脚都会与XDC的约束不同。而当我不在XDC里面不约束SFP的时候，就没有这种报错。

这里原因就是，不仅要关注SFP的管脚约束，还要注意，Ibert他给的example design里面txn、txp、rxn、rxp位宽都是4位。但是，我这里只用了两个SFP，那这两个SFP不能随便接到ibet的输入输出上。

 我这里将输出的txp，txn的第二位和第四位接到我的SFP上面，将输入的SFP接到rxp、rxn的第二位和第四位，这样一来，我的SFP管脚约束就正确了。

 总结就是，在每个芯片中用到ibert的时候，ibert的sfp输入输出都是对应着固定的芯片管脚，不能随便乱接，不然就会出错，你想用哪个管脚，应当辨别一下。

总结

这里只是看一看ibert是什么，IP核有哪些东西，看看example design怎么用。实际使用情况，等到上板调试后再来更新。参考文章中，知乎这篇文章推荐，可以看一看。另外两个博主目前有些文章对我帮助很大，暂时附上以作参考。

参考文章：

在开始高速接口前，我们来试试IBERT测试吧！ - 知乎

桔色小西瓜_橙色半瓶水_CSDN博客-FPGA,XILINX,testbench领域博主

Reborn Lee_李锐博恩_CSDN博客-Verilog/FPGA 实用总结区,C/Linux/Tcl/Matlab 区,FPGA之道精选领域博主