多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)

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一、MCDF设计要求

  多通道数据整形器MCDF（Multi-Channel Data Formatter），将多个通道的上行(umlink)数据经过内部的FIFO以数据包(data packet)的形式送出。其结构如下图所示。

相关外部接口说明如下：
（1）系统信号接口
  clk ：时钟信号
  rst_n ：复位信号，低电平有效
（2）通道从端(slave)接口（x=0, 1, 2）
  chx_data[31:0] ：通道数据输入
  chx_valid ：通道数据有效指示信号，高电平有效
  chx_ready ：通道数据接收信号，高电平表示接收成功
（3）整形器(formatter)接口信号
  fmt_chid[1:0] ：整形数据包的通道ID号
  fmt_length[5:0]：整形数据包长度信号
  fmt_req ：整形数据包发送请求
  fmt_grant ：整形数据包被允许发送的接收指示
  fmt_data[31:0] ：数据输出信号
  fmt_start ：数据包起始指示信号
  fmt_end ：数据包结束指示信号
（4）控制寄存器(control register)接口
  cmd[1:0] ：寄存器读写命令
  cmd_addr[7:0] ：寄存器地址
  cmd_data_i[31:0] ：寄存器写入数据
  cmd_data_o[31:0] ：寄存器读出数据

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提取码：inli

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二、通道从端模块 (slave_fifo)

1、原理分析

  一个通道从端包括图1中的slaveX及FIFOX（X=0，1，2）。其中FIFO深度为64。在设计该模块时，将slave和FIFO放在了一起。通道从端从外部接口接收数据，当接收到一个完整的数据包后，则向arbiter发出发送请求。若请求信号得到响应，则开始发送，直至整个数据包全部发送完成后，再根据情况确定是否发出发送数据请求。
  slave_fifo模块相关的接口定义如下：

信号名称	方向	功能	备注
clk_i	input	Clock input	系统信号
rstn_i	input	low level effective reset	系统信号
chx_data_i[31:0]	input	Data input	外部接口
chx_valid_i	input	Data is valid From outside	外部接口
chx_ready_o	output	Ready to accept data	外部接口
slvx_en_i	input	Write enable To FIFO	Control register接口
margin_o[5:0]	output	Data margin	Control register接口
slvx_data_o[31:0]	output	Data Output to arbiter	Arbiter
slvx_val_o	output	Data valid to Arbiter	Arbiter
slvx_req_o	output	Required send data to arbiter	Arbiter
a2sx_ack_i	input	Read acknowledge	Arbiter

  该模块的接口时序如下：
  如下图所示。当chx_valid信号为高时，表示写入数据有效。此周期chx_data应给出要写入的数据。若该时钟周期chx_ready为高，则表示已经将数据写入。若此时钟周期chx_ready信号为低，则表示数据还未写入，需要等待chx_ready为高时才将数据写入。
  注意：后面其它模块的xx_valid及xx_ready时序均与该图中相同。

2、设计思路

  对于chx_ready_o信号，当通道从端中的FIFO未满且通道使能信号为1（即通道可输入数据）时，我们认为通道从端此时可以接受数据，对应的chx_ready_o信号置1。同时当内部的FIFO非空时，我们认为此时即可向arbiter发送数据，slvx_req_o信号置1。

//ready signal
always @ (*) 
  begin
    if (!full && slvx_en_i) 
      chx_ready_o = 1'b1;
    else
      chx_ready_o = 1'b0;
  end

//required send signal
always @ (*) 
  begin 
    if (!rstn_i) 
      slvx_req_o = 1'b0;
    else if (!empty) 
      slvx_req_o = 1'b1;
    else 
      slvx_req_o = 1'b0;
  end 

  对于FIFO的读写指针，则参考同步FIFO的设计。当输入数据有效且通道从端ready时，此时写入一个数据，写指针+1。当arbiter发来的a2sx_ack_i（此处是内部信号rd_en）有效且内部FIFO非空时，读出一个数据，此时读指针+1。

//write pointer increase
always @ (posedge clk_i or negedge rstn_i)
  begin
    if (!rstn_i) begin
      wr_pointer <= 1'b0;
    end 
    else if (chx_valid_i && chx_ready_o) begin
      wr_pointer <= wr_pointer + 1'b1;
    end
  end

//read pointer increase
always @ (posedge clk_i or negedge rstn_i)
  begin
    if (!rstn_i) begin
      rd_pointer <= 1'b0;
    end 
    else if (rd_en && (!empty)) begin
      rd_pointer <= rd_pointer + 1'b1;
    end
  end

  当内部FIFO非空时，此时读出的数据就记为有效，slvx_val_o信号置1。

//data output is vaild 
always @ (posedge clk_i or negedge rstn_i)
  begin
    if (!rstn_i) 
      slvx_val_o <= 1'b0;
    else if (rd_en &&(!empty))
      slvx_val_o <= 1'b1;
    else 
      slvx_val_o <= 1'b0;
  end

  对于FIFO的数据读写，也是参考同步FIFO的设计。当输入数据有效且通道从端ready时，此时写入一个数据，将对应的数据写进FIFO。当arbiter发来的a2sx_ack_i（此处是内部信号rd_en）有效且内部FIFO非空时，将写入FIFO中的数据读出，送到slvx_data_o。保证先进先出的顺序进行读写。

// Memory Read  
always  @ (posedge clk_i )
  begin 
    if (rstn_i && rd_en && (!empty)) begin
      slvx_data_o <= mem[rd_pointer[5:0]];
    end
  end

// Memory Write  
always @ (posedge clk_i)
  begin 
    if (rstn_i && chx_valid_i && chx_ready_o && slvx_en_i) begin
      mem[wr_pointer[5:0]] <= chx_data_i;
    end
  end

  最后是一些变量以及端口信号的赋值。对于空满信号，认为当写指针和读指针相同，即读指针追上写指针的时候，FIFO为空；当写指针已经绕过一圈，从第二圈开始追上读指针时，认为FIFO此时已被写满。margin_o信号为内部FIFO的余量，通过读写指针的位置来判断。

assign full = ({~wr_pointer[6],wr_pointer[5:0]}==rd_pointer);
assign empty = (wr_pointer == rd_pointer);
assign data_cnt = (7'd64 - (wr_pointer - rd_pointer));
assign margin_o = data_cnt;
assign rd_en = a2sx_ack_i;

3、结果分析

  由下图可以看出，仿真开始时，rstn_i复位信号低电平有效，slvx_data_o输出为不定值，此时ready、valid、req信号也都为0，margin_o显示为0（实际上是7’b100_0000，代表FIFO余量为64，此处由于margin_o为6位信号，故为6’b00_0000）。10ns后，当复位信号重新置1，通道从端开始进入工作状态。一开始，由于将slvx_en_i信号置1，所以通道从端是处于读取数据的状态，此时chx_ready_o信号置1，将chx_data_i送过来的数据送入内部的FIFO，但此时a2sx_ack_i信号为0，因此写入的数据并不被读出，输出依旧为不定值。当写入第一个数据的下一个时钟上升沿到来后，slvx_req_o信号开始置1，表明请求向arbiter发送数据，此时margin_o也开始实时更新内部FIFO的余量。

  由下图可以看出，在仿真一段时间后，将a2sx_ack_i信号置1，意味着告诉通道从端，数据可以被读出了，此时我们可以看到之前按照一定顺序写入的数据被正确地依次读出，送到slvx_data_o进行输出，与此同时，slvx_val_o信号也置1，表明该数据有效可以被接收。注意由于是同步FIFO，所以此时margin_o信号保持不变，即写一个数据就读出一个数据，FIFO余量保持不变。

  由图5可以看出，在仿真的最后时间，将slvx_en_i信号置0，意味着告诉通道从端，数据不在允许被写入，chx_ready_o信号也置0。此时我们可以看到之前按照顺序写入的数据还在被依次读出，送到slvx_data_o输出。与此同时，slvx_val_o信号和slvx_req_o信号还是为1。但是margin_o信号却在不断增大，由于数据只出不进，此时FIFO的余量在不断增大。

  由此验证了我们设计的通道从端模块（slave_fifo）的正确性。