STI、LOD与WPE概念：形成机理及对电路设计的影响

根据网络资料综合

LOD的概念

LOD是 Length of Diffusion的缩写，当拥有相同的Gate Length和Gate Width的两个MOS，因为扩散区长度不同造成其电流不同所产生的效应为LOD效应。如下图，两个MOS (A和B)其Gate Length Gate Width皆为0.5um和2um，但由于扩散区分别为1um和1.5um，所以其电流大小并不同。

从0.25um以下的制程，组件之间是利用较先进的STI(Shallow Trench Isolation)的方法来做隔绝。 STI的作法，会在substrate上挖出一个沟槽，再填入二氧化硅当绝缘层。这个在substrate挖出沟槽的动作会产生应力的问题，由于FOX(Field Oxide)到Poly Gate的距离不同，应力对MOS的影响也不同。

STI的概念

STI是Shallow Trench Isolation的缩写，STI压力效应就是浅槽隔离压力效应。为了完成有源器件的隔离，在它周围必须形成绝缘侧壁，在较为先进的CMOS工艺制成中，通常用STI的方法来做隔离。浅槽隔离利用高度各向异性反应离子刻蚀在表面切出了一个几乎垂直的凹槽。该凹槽的侧壁被氧化，然后淀积多晶硅填满凹槽的剩余部分。

在substrate挖出浅槽时会产生压力的问题。由于扩散区到MOS管的距离不同，压力对MOS管的影响也不同。所以对于相同长宽两个MOS管，由于对应的扩散区长度的不同而造成器件性能的不同。

WPE的概念

在离子注入制造工艺时，原子从掩模板的边沿开始扩散，在阱边附近的地方硅片表面变得密集，如图2所示。结果就是，阱表面浓度会随着距离掩模板的边沿的远近而有所不同，因此整个阱的掺杂浓度是不均匀的，如图2中的a)所示。这种不均匀造成MOS管阈值电压的不同，还有其它的电性能也有所不同，它会随着距离阱边距离的不同而不同，如图2中的b)所示。这种现象就是我们常说的阱邻近效应（WPE：Well Proximity Effect）。

WPE效应根本的原因是: 植入的离子在光阻材料上发生了散射，在光阻边缘, 散射离子进入到阱硅表面，影响了边缘区域的掺杂浓度。考虑WPE的影响主要表现在三个方面：阈值电压、迁移率及体效应。CMC（Compact Model Council）紧凑模型协会对WPE模型进行了拓展。

上述定义较为宽泛，因为一般来讲应该有三种情况：1，形成N型阱；2，形成P型阱；3，形成深N型埋层；在另一资料中有这样的说明：深阱为闩锁效应保护提供了低电阻路径，并且抑制了双极型增益，深埋层也是NMOSFET隔离三阱的关键。然而，深埋层影响了光阻边缘器件。一些离子在光阻上散射到光阻边缘的硅表面上，改变了这些器件的阈值电压。据观察阈值偏差可以达到20-100mV，横向范围约3-10um, 在硼深反型P阱中，磷深反型N阱中及被三阱隔离的P阱中都可以观察到。需要注意的是: 深埋层的顺序在不同工厂会有所不同，比如IBM：STI -> NW -> PW -> DNW，TSMC：STI -> DNW -> PW -> NW。相对而言，TSMC的深埋层对隔离P型阈值影响要小些。

STI、WPE效应对电路设计的影响

STI效应

STI带来的压力对器件性能有重要影响，特别是电流Idsat和阈值电压Vth。而这些效应是非常重要的，在仿真器件性能的时候必须包含在内，而MOS管的特性与版图的设计又是息息相关的（图3）。

下面通过一组实验数据看看STI的压力对于MOS管漏端电流Ids的影响。横轴是不同的Vgs值（图4）。测试STI的压力对于PMOS管和NMOS管的漏端电流的影响。工艺是0.13um，PMOS管和NMOS管为3.3V，length=0.6um, width=24um，此处设置sa=sb。

我们可以看出，这种压力对于PMOS管和NMOS管的影响正好相反。PMOS管：电流随SA(SB)的增大而变小；NMOS管：电流随SA(SB)的增大而增大。

测试STI的压力对于gm的影响，横轴是不同的Vgs值（图5）。在Sa=Sb=0.345um，Sa=Sb=1.5um，两种条件下，对于一个length=0.15um的PMOS，相差约有3%，对于一个length=0.6um的PMOS，相差约有10%。而这些差异，仅仅是一个MOS的差异，对于数十个、数百个甚至与数千个MOS的组合会使电路偏差很大，有可能导致不工作。

WPE效应

下面我们再来看看WPE的影响.对于同一个器件，固定的长宽，固定的源漏区(SA、SB)大小，根据将它放置在离阱边界距离不同的地方（图6）

我们看到了下面的测试结果（图7）：0.13um工艺下，测试3.3V NMOS管的Vth随SC的距离的变化：

我们可以看出，当NMOS管距离阱边比较近的时候，Vth会增大约50mV。Vth也会随着源漏端的方向而有所不同，达到约有10 mV的偏差。当NMOS管距离阱边比较远的时候，如SC的距离大于3um，Vth基本上就没有多少的偏差了。

通过一系列实验数据，我们可以看出，STI、WPE对器件性能有重要影响，在深亚微米IP模块设计中必须考虑的制造工艺的影响。那么，对IP模块级别的设计，如何减小或者避免这两种效应呢？