System Verilog assign赋值和initial赋值先后顺序，竞争

SV代码中第一次和第二次打印v1 v2都是'bxxxx，只有在加了#0ns后，w1 w2才会赋给v1 v2，这是因为此处发生竞争问题，即assign先执行还是initial第一第二处打印先执行的问题，但是第三处打印能避开这个问题，所以至少加0时刻。这个竞争的原因是initial和assign都是仿真0时刻开始执行，所以w1和v1是同时刻被赋值。

module tb;
  reg [3:0] r1, r2;
  wire [3:0] w1, w2;
  logic [3:0] v1, v2;

  assign w1 = 4'b0011;
  assign w2 = 4'b0111;

  initial begin
    $display("@%0t: v1 = 'b%b, v2 = 'b%b", $time, v1, v2);
    v1 <= w1;
    v2 <= w2;
    $display("@%0t: v1 = 'b%b, v2 = 'b%b", $time, v1, v2);//直接打印会和 assign w1 = 4'b0011;产生竞争。阻塞和非阻塞一般在设计里，tb很少，直接用等号
    #0ns;//用0时刻就能避开竞争
    v1 = w1;
    v2 = w2;
    $display("@%0t: v1 = 'b%b, v2 = 'b%b", $time, v1, v2);
  end
endmodule