集成电阻和集成电容

一、集成电阻

本征的半导体材料电阻率极大，掺杂会让电阻大大降低，根据不同的需要进行不同情况的掺杂。对Si材料来说，掺P会让其变为N型半导体，掺B会让其变为P型半导体.

以N型材料为例。两边加电压。

可得电导率

                                                                                                                                                           

  根据推导出的公式，我们很容易看出，可以通过调整掺杂浓度，电阻尺寸来改变电阻大小。

在集成电路中，还要考虑兼容集成电路工艺设计。

满足成为电阻的条件有：具有导电性，与其他区域电隔离，电位不固定可调整

对于双极集成电路：

衬底具有导电性，但不能满足和其他区域隔离的条件；

埋层，外延区，p区，n区都能满足条件；

做p+区的目的本就是为了隔离，所以其电位是固定的，不能满足条件。

对于CMOS集成电路：

N阱，源漏区，多晶硅层都能满足条件。

要兼顾集成电路工艺，不增加额外工序，通过改变掺杂浓度调整的阻值有限。因此，应着重考虑对阻值的影响，而厚度在工艺后也已经确定，所以，根据目标阻值，调整L和w。

 上图两个电阻阻值相等。

当制备电阻的区域相关工艺以及材料参数确定，电阻区域的厚度也确定时，阻值取决于电阻区域的宽长比。

以npn双极集成电路为例，如果要将电阻做在p基区，在电流流过电阻时，要防止底部pn结击穿，就要在n外延区上加一个高电位。

 二、集成电容

电容的形式一般为两层导电层中夹着绝缘介质，影响因素为

在集成电容中，我们希望所有电极都能够从表面引出，同时，还要兼容集成电路工艺。

利用多层金属布线结构，金属-绝缘层-金属

以CMOS集成电路为例，在栅极有：金属-绝缘层-多晶硅结构。

工艺确定，绝缘层的厚度和介电常数确定。所以，通过设计尺寸，来达到设计容值的目的。