verilog

Verilog知识点
verilog2001
1、generate if
2、generate case
3、敏感变量简化，通过alway @(*)
4、参数传递
5、可以端口声明
6、支持多维数组的选择，位的部分选择
7、支持 向量部分的选择， 即+：，-：的使用
8、编译指令：`default_nettype, 对未定义的变量报错

优化设计方法
1、平衡运算符 e=abcd => e = (ab)(cd)
2、资源共享
3、扇出大的情况，进行复制
4、流水，在组合逻辑中间插入寄存器，