基于FPGA的TDC分类总结

参考了 IEEE上的Recent Developments and Challenges in FPGA-Based Time-to-Digital Converters文章和自己的一些看法总结了TDC的分类和工作特性。

分类：

粗计数(course counters)：

分辨率由系统时间周期定义。基本上由计数器组成，计数器由被测量信号激活或采样。

相位时钟(phased clocks)：

使用相位不同的多个时钟。有些通过过采样获得更高分辨率，有些仅使用相位不同的多个时钟，并检查哪个更接近输入信号，然而两者都使用多个时钟的相位差来作为插值机制，获得分辨率。

抽头延迟线(tapped delay line)：

包括所有使用FPGA单元固有传播延迟的作为插补元件的TDC架构。通过多延迟线方法提高TDC分辨率。分辨率随着延迟线的数量增加而增加。混合架构也包含在TDL架构中，采用两步精细插值架构。此架构中相位时钟和TDL混合使用，精细测量的第一阶段由相位时钟完成，第二阶段使用TDL对第一阶段的时钟相位差测量，而不是整个时钟。此架构可以减少TDL单元数但代价是复杂的体系结构。

差分TDC(differential TDC)：

分辨率由两个部分的时间差给出。两种主要架构：延迟线，输入信号和样本信号都是延迟的。虽然延迟线基本上和TDL一样，但是其分辨率不同于TDL由一条传播延迟链决定，而是两个构建延迟线的不同组分间的传播延迟差异决定。环形振荡器（带有相位匹配检测器），基于两个频率略有不同的振荡器，由这个频率差给出分辨率。

脉冲收缩(pulse shrinking)：

利用FPGA单元的上升时间和下降时间差异来构成一个延迟链环路。减少每个环路的脉冲持续时间。虽然结构基于TDL但是分辨率由环路收缩因子决定。通常用于ASICs在FPGA中应用比较困难。

其他类型TDC：

精工爱普生通过自于moiré条纹的相位随着周期性模式位置的微小变化而显著变化的事实，提出了一种新的TDC设计。由于其提取moiré条纹相位的序列被称为sigma累加TDC (ΣATDC)。

性能指标：

测量范围(measurement range)：

TDC溢出前可测量的最大时间间隔。当测量范围需求较大时，扩大测量范围可通过引入粗计数解决。

分辨率和精度(resolution and precision)：

分辨率通常成称为最小有效位(LSB)，为可区分的最小时间量。为在TDC转移曲线中所能做出的最小步长增量。精度也被称为最小偏差，是描述测量值与期望值之间的距离指标，通常但不总是遵循高斯分布。精度的rms值如下：

 

非线性(nonlinearities)：

由于温度、电压、工艺等条件的影响，TDC的LSB会发生变化，导致传递曲线与量化步骤中期望的线性拟合不同。常用非线性的度量为DNL和INL。DNL可以表示为单个量化步进值（实际的BIN）和理想值（LSB）的偏差，反应了延迟在其理想值附近的变化。INL可表示为在单次测量中误差的最大累积值。在一个TDL中，DNL的测量通常是基于码密度法（code density test）的，为实现这一过程，一个与系统时钟毫无关联的周期性的信号被作为输入信号（以求采样时刻可以“均布”在系统时钟的各个相位）。记录所有延时单元的多次测量（采样）结果。考虑每一延时单元的延时相同，并且输入信号与系统时钟频率毫无关联，因此，每一延时单元的采样率是相同的。测量结果用柱状图表述出来，每一个延时单元的实际延时值可以按照如下公式计算：

 

INL为整条链上的非线性，其值可将TDL中每个单元的DNL值相加得到。通常INL和DNL会被归一到1LSB。

死时间(dead time)：

死时间是TDC系统完成转换和准备执行新测量的所需时间，定义了TDC可以运行的测量速率。现代测量中低的死时间设计十分重要。一个系统时钟周期的死时间通常使用在TDL架构中，根据测量时间间隔不同，基于环形振荡器的脉冲收缩，或者是差分结构的死时间可达几百ns。

功耗和资源利用(power consumption and resource utilization)：

数字设备的功耗通常被描述为动态(开关)和静态(泄漏)。动态功率与时钟的工作频率直接相关，而静态功率则与所使用的技术有关。当比较两种系统方案时，可以使用总功耗进行比较。关于系统的大小，在FPGA平台中，通常使用FPGA资源的利用率作为量化因素，这与所使用的FPGA架构有关。