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SystemVerilog HVL：并发断言 之 property

目录

  • 1. property 介绍
    • 1.1. 蕴含算子
      • 空成功
    • 1.2. disable iff (foo)
    • 1.3. 时钟
    • 1.4. 局部变量与参数传递
  • 2. property 应用
    • 2.1. assert property
      • 断言控制
    • 2.2. cover property
    • 2.3. expect property
  • 3. 例子
    • 3.1. 单bit信号data_vld连续有效时间跨度最多为5拍
    • 3.2. req信号（单拍脉冲）有效之后（含当拍），ack信号有效之前（含当拍），必须要收到（出现）4次data_vld有效；

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