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VHDL经验贴（长期更新）

vhdl状态机逻辑正确，但就是进不去？

VHDL经验贴（长期更新）_第1张图片

 找了很久原因，结果是状态机名称没对上，但因为也定义了，就没有报错，代码要检查仔细啊，家人们！还有一个原因是时钟有没有作用，可以用ila去看一看，前提是ila时钟要比状态机时钟快

当然，之前还有一个问题是，状态机状态过多，我上次一共有10个状态，很容易卡进一个状态里出不来，然后把状态减少一点后，情况会好转

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