信号完整性分析心得体会_信号、电源完整性问题总结--version5

SI&PI

问题总结

-v5.0

马文奎，北京，

134********

，期待从事信号完整性研究及设计，如有北京机会可联系

我，多谢。下面为本人所写，版本更新

5

次，抛砖以引玉。

对学过的东西，

总结了一下，

下面的表述是否有问题，

有的问题我也不知答案，

希望有

人解答。

蓝色为未彻底解决部分，期盼高人。

1.

最大最小飞行时间的定义？最大时间是

Vmeas

到

Vih

的时间

,

最小时间是

Vmeas

到

V

il

的时间。近似说，从

PCB

版上反映是

CLK

发出信号，数据线通信成功的时间。

(包括了

Tco,jitter,crosstalk,skew

等)

。另外，计算

Tsu,Th

，选的基准点都是

Vmeas

，但斜率过快时，

基准点改为

Vil or V

ih.

这个牵扯到信号完整性的验证测试。

ALLEGRO

软件一般用仿真法得到最大最小飞行时间，

再

datasheet

中查的建立保持时间，

从而约束线长，达到设计成功。有的先不约束，走完线后，仿真最大最小飞行时间，通过公

式计算建立保持时间裕量，进行后验证。

此问题解决。

(总结，下同。源端用

Vmeas(

速率快

时用

Vil

或

Vih),

到接收端的

Vil

为最小飞行时间，到

Vih

为最大飞行时间)

.

2.

Tco,

芯片内时钟有效到数据输出的时间，与引脚延迟有啥区别？一样么？引脚延迟是

不是

die

引脚到

package

引脚的延迟？引脚延迟是不是包含在

Tco

内？

A:pin delay

指芯片内部延迟或

die-to-tie

延迟，可在

DRC

计算中包含

pin delay

来确定差

分对相位容差，传输延迟和相对传输延迟。

(两者不一样，时钟有效后，数据输出的过程是

先从

die

出来，

再到

package

；

所有的引脚出来的信号都要把

pin-to-pin

延时计算在内

,allegro

软件有此选项。

)