Verilog HDL 快速入门FPGA超级干货第一季

废话不多说，直接上菜，干饭

Verilog HDL 快速入门FPGA超级干货第一季

1.模块

  设计的数据流行为使用连续赋值语句进行描述 ; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。
  说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。