DC综合基本概念：insert icg

一、使用compile_ultra -gate_clock 可以enable clock gating optimization:

clock gates可以自动inserted or removed.其不能与-only_design_rule一同使用；当使用-exact_map 时，对于涉及到clock gating optimization 的一些DFF 时，可能不会遵守-exact_map option。

如果使用set_dont_touch 命令将其parent hierarchical cell 标记为dont_touch， 那clock gating cell不会modified or removed

二、timing_separate_clock_gating_group

指定是否将单独的cost group 用于clock-gating 的timing analysis, reports和optimization。

当其设置为true 时，一个叫做**clock_gating_default** 的单独cost group 被创建用于all clock-gating 检查。

三、power_do_not_sizeicg_cells

控制compile是否不调整设计中icg-cells 的大小以纠正DRC违规，因为这样做会导致更低的面积和功耗。

true 支持在dc non-topo mode, dc topo mode, dcnxt non-topo mode, dcnxt topo mode.

当the variable 为true 时，compile 不去size icg-cells 去fix DRC violation，会导致更低的面积和功耗，当在CTS 中icg-cells驱动所有的门控寄存器时。

四、set_clock_gating_style

设置clock-gating 的类型，用于clock-gate 的insertion and replacement

SYNTAX

set_clock_gating_style

[-sequential_cell  none | latch]

[-minimun_bitwidth minsize_value]

[-setup setup_value]

[-hold hold_value]

[-positive_edge_logic {cell_list | integrated [active_low_enable] [invert_gclk]}]

[-negative_edge_logic {cell_list | integrated [active_low_enable] [invert_gclk]}]

[-control_point none | before | after]

[-control_signal scan_enable | test_mode]

[-observation_point true | false]

[-observation_logic_depth depth_value]

[-max_fanout max_fanout_count]

[-num_stages num_stages_count]

[-no_sharing] 

[-instances {instances_list}]

[-power_domain {power_domain_list}]

[-design {design_list}]