CMOS组合逻辑

1. 静态互补CMOS

实际上就是静态CMOS反相器扩展为具有多个输入。更反相器一样具有良好的稳定性，性能和功耗。

• 静态的概念：每一时刻每个门的输出通过低阻抗路径连到VDD或VSS上。任何时候输出即为布尔函数值。
• 动态电路通常依赖把信号暂存在高阻抗节点的电容上。

1.1 阈值损失

互补结构PUN（pull up network)+PDN（pull down network)可以解决。上拉采用PMOS，下拉采用NMOS。

1.2 两输入与非门实例

与非门的VTC曲线与输入有关，从下图可以发现，A=B=0时，PUN全部导通，对应强上拉，而当A或B中有不导通的时候，PUN中只有一个导通，相当于驱动能力下降（在反相器中提到P管驱动能力下降导致VTC左移，VM上漂），因此VTC左移到红色和绿色线。
而红绿两线的主要区别在于NMOS的内部节点int上，由于体效应的缘故会使得M1和M2在分别导通时阈值电压不同，VTC曲线会有微小的差异。

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虽然互补CMOS是实现逻辑门比较简单的方式，但是随着扇入增加，会带来两个问题：

• 实现一个N扇入的门需要2N个器件，会增大实现面积。
• 互补CMOS的传播延时随着扇入增大迅速增大（无负载本征延时在最坏时与扇入成二次函数关系）

1.3 延时与扇入的关系

例如对于一个四输入与非门：

• 在最坏情况下，PUN只导通一条通路，此时从低到高的延时tpLHtpLH最大，当增大扇入数，PUN的器件随着扇入线性增加，电容也线性增加，但最坏情况PUN的等效电阻不变，因此tpLHtpLH随着N的增加呈线性增加。
• 而对于PDN,串联会使得门进一步变慢。在PDN中分布RC网络带来的延时与串联链元件数呈平方关系。

下图是NAND门的本征传播延时与扇入的关系曲线：

1.4 解决大扇入的方法

1. 增大晶体管尺寸。可以减少串联电阻。
   • 局限：会增加寄生电容。只有当负载以扇出电容为主时有用，否则只会增加"自载效应"。
2. 逐级加大尺寸。因为从公式中可以看到M1-M4的电阻出现次数依次递增，所以因该让他们的电阻值依次递减才能得到最优解。
   • 局限： 在实际版图中不易实现。
3. 重新安排输入。由于输入信号不都在同时间到达，因此可以把关键信号放到靠近输出端的晶体管上以提高速度。（关键信号：在所有输入中最后到达稳定值的信号）
4. 重组逻辑结构。比如，将6输入OR门变为两个三输入NOR门加上一个二输入与非门。原理是减小了扇入。

问题：为什么把关键信号放到靠近输出端的晶体管上可以提高速度？
其实就是一个放电顺序的问题：

上图中，如果M1是最后才导通的那个，则直到M1导通前CL和C2都无法放电。而把M1放到最上面以后，C2和C1就可以先放电，节省了时间。

参考

https://www.cnblogs.com/lyc-seu/p/12832029.html