晶振布局布线注意事项

1.考虑EMC，具体有emi、ems等重要因素。

2.晶振尽量靠近芯片，走线短且直。

3.晶振引出的两根时钟信号线也要短，防止形成发射天线。

4.尽量设计晶振位于远离电磁波干扰区域，如远离电源，天线等器件。

5.晶振下方不要走线，走线过程不能隔断，不要过孔换层。

6.屏蔽晶振，金属外壳检查接地。

附加晶振说明：

1、晶体单元的特性取决于切割工艺，主要有三种：

  3.1、音叉型（Turning Fork）：频率主要是KHz级，比如32.768KHz；
  3.2、AT-Cut型：频率主要是MHz，比如12MHz、26MHz、125MHz；
  3.3、SAW型：频率为百MHz、甚至GHz。
2、晶体振荡单元（无源晶振）电路的评估：频率匹配、振荡裕度、激励功率
  为了获得稳定的振荡，通常情况下石英晶体单元与振荡电路的匹配十分重要。若电路结构与晶体单元的匹配中存在问题，就会产生频率不够稳定、停止起振或振荡不稳定等问题。石英晶体单元与微机一起使用时，需要评估振荡电路。确认石英晶体单元与振荡电路的匹配之际，至少要对振荡频率（频率匹配）、振荡裕度（负阻抗）和激励功率的三项进行评估。

3、石英晶体振荡器（有源晶振）电路的噪声来源及其对策

3.1、一般情况下，石英振荡器及其周围电路的噪声来自以下三大类，如下图所示：
  1、来自电源的噪声
  2、来自输出线路的噪声
   3、来自石英晶体振荡器的噪声

3.2、降低噪音的3种基本方法：
  1、设置稳定的电源线和接地线（最好有单独的电源层和接地层）
  2、对电源噪声进行过滤（配置0.01uF~0.1uF的旁路电容，其PCB布线参考5.4小节内容）
  3、在基板上配置稳定的输出路线（进行匹配，有源端串联匹配和终端并联匹配两种。一般而言，晶振输出的线路非常短， 没有进行匹配的必要）

4、晶体振荡单元（无源晶振）的布线规则

  4.1、振荡电路（振荡单元、振荡电容）应配置在振荡IC附近；
  4.2、晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线路；
  4.3、晶振电路做包地处理时需要打大量地孔，否则包地无意义；
  4.4、四脚晶振，建议晶振走线从内部走，减小晶振的环路，如下图所示。

5、石英晶体振荡器（有源晶振）的布线规则

  5.1、振荡电路（振荡单元、振荡电容）应配置在振荡IC附近；
  5.2、晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线路；
  5.3、晶振电路做包地处理时需要打大量地孔，否则包地无意义；
  5.4、电源先经过旁路电容，然后再进入晶振，如下图所示（高频噪声通常直线前进）。

关于长度是否需要相等：
首先需要指出的是，只有无源晶振除了频率输出脚，还有另外一个频率输入脚。有源晶振没有频率输入脚，它的主要脚位包括电压输入脚与频率输出脚，因此这里所指的“晶振两端布线长度”为无源晶振，即石英晶体谐振器(Crystal)，而非有源晶振（OSC）。

无源晶振两端（即频率输出脚与输入脚）布线长度尽量等同，并且尽量靠近IC管脚，特别是晶振频率越高时越要注意。同时建议，晶振本身也是噪声源，因此要求晶振PCB布线设计走线越短越好。

无源晶振频率信号输入端与其频率信号输出端布线长度等同的目的是保持晶振输出频率的稳定性，该原理等同于给晶振这两个管脚分别串联两颗同值电容的原因。比如，在晶振PCB布线设计时，基于晶振本身的负载电容值及PCB杂散电容对晶振的影响，一般情况下会给无源晶振32.768KHz的两个管脚分别串联一颗同值的15~18PF电容。换句话说，我们建议若晶振的频率输入脚串联的为15PF的电容，那么，该颗晶振的频率信号输出脚位串联的电容值也应该为15PF,而非18PF。

在晶振PCB布线设计时，不管是要求外接电容要与晶振进行最佳匹配，电容等值，还是布线尽量短且长度一样等，终极目的只有一个，那就是尽量减少外界对晶振输出频率精度及稳定性的各种可能性干扰。

随着智慧生活的逐步开启，电子技术也在同步飞速发展。PCB的密度越来越高。PCB设计方式的差异对晶振抗干扰能力影响很大。因此，在进行晶振PCB布线设计时，必须遵守PCB设计的最基本原则，力求符合抗干扰设计之要求。

晶振电路为数字系统提供的关键时钟信号源，它若失效，整个系统将面临崩溃。PCB尺寸过大时，走线必然延长，阻抗自然增加，抗噪声能力下降，成本也增加；若PCB尺寸过小，则散热性能会降低，且邻近线路易相互干扰。因此在布线设计时，应该针对晶振给予从优及特殊照顾。在晶振选型时，务必选择性能可靠及高品质晶振产品。