QuartusII（15.0）与Altera-Modelsim联调仿真

FPGA仿真有很多，如simulink、moselsim等。本文介绍如何使用quartus与altera-modelsim 联调进行仿真。
第一步：你的VHDL文件正确编译，没有error（警告可忽略）。
第二步：生成TestBench模板文件，并设置信号激励。TestBench文件是你的信号激励设置文件。具体方法：点击“processing/start/start testbench template writter”，生成TestBench模板。生成的TestBench模板文件一般在你的工程文件下面的modelsim文件夹里，后缀为.vht或.vt。再在生成的模板文件加入你的激励信号设置。
第三步：点击窗口上“assignments”按钮，在弹出的对话框中选择“simulation”选项，如下内容，按照自己的实际项目选择（如ModelsimD的版本，VHDL还是Verilog HDL 等）。点击下图中3所示的按钮，设置TestBench 文件。

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第四步：设置TestBench文件。如下图4个步骤设置。输入你"testbench name",之前第而步中生成的文件名。“top level nodule”填写你的文件模块或实体名，打开testbench文件就能看到。加入你的testbench路径，最后点击Add。至此，仿真的设置都已经完成了。

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第五步：仿真。点击“RTL simulation”即可启动modelsim仿真。