SAR-ADC逻辑控制部分详解

直接看电路，看了半天没看懂，发现ppt上有解释，先看一下吧。。。
1、首先分析如下电路

结构较为简单，上面一排是移位寄存器，移位控制信号，控制信号可以令与之对应的寄存器置位，控制前一个信号保存CMP结果，达到一次保存CMP的效果。
条件时CMP必须和第一排的时钟一致。

2、分析异步控制电路
并不知道异步控制电路的原理，ppt上说同步控制信号的脉冲是外部的，和CMP时钟一致。而异步控制电路自己产生控制电路的时钟。同步采样，异步转换。
同时提到了一个multi-phase生成器，生成不同相位的时钟。看看原理：
首先理解一下沿触发脉冲产生电路和单次沿触发脉冲产生电路

电路的原理是利用延时电路产生一个宽度为延时的脉冲，单次的原理是利用了D触发器，Q只能变化一次。接下来看多相时钟：


原理和功能：
f1为低电平时，全部D触发器强制复位，S全部为0，R全部为1
f1位高电平时，RDY产生一个上升沿，D触发器链移位，Sn-1为1，上升沿，其他S为0，
使得Rn-1产生负脉冲，其他R不变，全部为1，
此时AND会产生一个负脉冲，
RDY产生上升沿，再次移位，Sn-2上升沿，R产生负脉冲，其他R不变，
AND产生负脉冲，CKC和RDY产生负脉冲，重复以上过程

产生的CKC时钟，低电平时间由NPG延时决定，高电平时间由D触发器和NPG传输时间决定。
由此达到的效果是，一个f1正脉冲，会自动在CKC产生N个脉冲。

再看另一个电路：

这里的GCNPG是门控单次上升沿触发负脉冲，与上面的那个区别在于移位控制电路的方式不同，这里多了个与门，D触发器之间利用CLK连接，上图用的是D连接。
区别在于参与高频转换的结点较少，功耗低，但多了一个AND门延迟。
至于为什么翻转较小，不细看了。。。。时序也有点麻烦，同样省略。。。

接下来看后面的4bit设计实例：

这里基本应用了上图的原理，一个CMP_RDY信号将会使得比较器不断比较，比较4位。

3、开关控制信号和数据输出详细分析：
看图

ppt上并没有明说这一部分，但是这里大概只涉及到逻辑问题，并不难，现在分析一下：

①数据输出：SYCLK表示一个转换过程完成，即CMP_RDY出现8次负脉冲，然后SYCLK把所有数据锁存进最后一个D触发器。
从第一个模块的TRIG产生负边沿开始，Qn和C产生负边沿，RX处产生负脉冲，此后该D触发器不会再运动，clk信号在一个转换完成之前不会复位。
C传入下一个模块内，C是0，因此CMP_RDY为上升沿时，（即出现比较结果后），经过或非门为下降沿，下一个模块出现同样的过程，不断传递直到最后一个模块，SCLK产生一个上升沿，表示全部位都比较完成。
C的下降脉冲会把Q保存进D触发器，在未到该模块作用时，没有TRIG也就没有C，Q不进入该触发器
到达该模块时，出现TRIG和C的边沿变化，Q进入该触发器
经过该模块后，TRIG处的边沿存在，但触发器未复位，也就不会有变化和边沿，Q不进入该触发器

②开关控制信号：这里是组合逻辑，未到此位、到达此位、经过此位、都有不同的状态和逻辑。

转换过程中，SYCLK一直是低电平，直到转换完成会出现上升沿，C在轮到该模块时会出现下降沿。
于是对于开关控制部分：

在没轮到该模块时，C保持为1，全部开关都为1
轮到该模块时，C出现下降沿，Q锁存进D触发器，此时Q决定了开关输出。
经过该模块后，因为Q和C都不变，开关控制不变。直到SCLK出现将开关全部置1。但在这之前数据D已经保存进最后的触发器中。