2021年秋招面经分享·字节跳动【芯片工程师-系统架构】

前言

如果想参考本人背景情况的可见这篇概述

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【时间线】

• 7.29 字节一面
• 8.4 字节二面
• 8.11 字节三面

PS：红字表示我当时没答出来的问题，蓝字表示面试官/我的解答。

面经分享

一面·技术面【1小时5分钟】

  面试官京腔重，聊high了所以没时间撕代码了，但是华为应该不会这样。

1. 自我介绍；
2. 介绍一下APB；
3. APB中3个状态的跳转是怎么跳转的；
4. AXI中valid和ready的使能条件；
5. 时序约束一般怎么约束的？
6. AXI的outstanding是啥？
7. AXI-Stream支持out-of-oder吗？
8. Cache中有哪些替换策略；
9. Cache中的直接映射、多路组相联、全相联描述一下；
10. 大致讲一下最熟悉的项目的一些关键点（强调不想听算法细节）；
11. MMU听说过吗？   -实则是CPU中虚拟地址转换成物理地址的部件，如果深入追问可能会问到TLB的概念，其本质上就是地址的cache。
12. 问A和B频率相同相位未知，中间传输数据用FIFO做跨时钟域处理，问FIFO的深度至少要多少？   -时间给的不多，所以没答对，但是本质上需要依据CDC的延时来考虑，询问答案后说要2x3+1=8个
13. 提问环节
    a） 培训流程   -今年第一次招人，大概还没有完善的培训流程，但是肯定有人带
    b）做的系统的具体方向  -说的很泛泛而谈，但是大致就是做一些加速 IP 挂在总线上，但是强调了用 AMBA，CPU是买的
    c）以后是否有考虑自己做  -这个不好做，国内专门做的性能也没有多好，未来规划属于公司上层领导们探讨的事，所以不方便回答，但是感觉短暂时间之内只是做加速器

二面·技术面【1小时5分钟】

  三道代码题，人都麻了，而且对面好像时间很多的样子，安安静静地看我码（PS，面试官在美国，但是是中国人）

1. 自我介绍
2. FPGA中有哪些存储资源，调用这些存储资源时是怎么分配的？
3. 了解握手不，写一个带握手的同步fifo
4. 在布局布线后，vaild出现时序违例要怎么解决 -我感觉我没有答对
5. 布局布线后，在fifo中如果格雷码有一位的跳变是10ns，其他位都是1ns，时钟周期4ns，会不会出问题？会出什么问题？
6. 了解cache吗？说说cache的工作原理，存在什么矛盾
7. 了解Arbiter吗？有哪些仲裁机制？写一个固定优先级的代码
8. 又出了道题，单bit输入的余三计算器，但是那个单bit输入是作为数据的高位，不要求写代码了但是要求说思路。   -在不断的提醒中勉强答上来了
9. 提问
   a）部门内部现在验证和设计工程师的人数比例   -现阶段大概是1：1，面试官觉得我适合从事数字IC设计
   b）有没有自己的UVM平台   面试官很肯定地说有

三面·技术面【30分钟】

  被巨巨吊着打，这个巨巨管上海和北京，看面相感觉60岁了……所以一定要好好看看微波固态电路QAQ。不过后来发现好像所有人的三面都被问的是这几个问题……

1. 自我介绍
2. SRAM和DRAM的区别
3. 从反相器的角度解释一下什么是静态功耗和动态功耗
4. CDC处理有哪些
5. PDC处理有哪些，延伸问了从高压到低压以及从低压到高压   -本质上询问的是跨电压域的一些必要操作——level shifter
6. 100MHz方波怎么得到100MHz正弦波   -提示让我从傅里叶变换的角度分析，最后其实就需要一个低通滤波器就行
7. 如果电路中出现浮空，在仿真中会是什么状态 -我一开始以为是高阻态，后来想到是不定态，大佬还给我解释为啥不是高阻态，为啥是不定态
8. 100MHz时钟怎么得到50MHz时钟（二分频）
9. 提问环节
   a） 不同base的业务有区别吗？   -北京和上海分部做的东西是一样的，只是北京人多
   b）后续面试流程？  -应该只有一个HR面了（群里说有4轮技术面的，可能不是一个岗位吧）
   c） 询问面试官一些自我提升的建议？  建议我先去他们部门实习实习，实习可以了解很多底层的原理而非只懂电路（但是我也说了教研室不让实习，后来他也意识到字节实习招聘已经结束了）

四面·HR面【忘记多久了】

  好吧，其实我都忘了有没有HR面了……可能是有的，但是太过常规所以没有记录。

面试结果

  收到意向书，薪资大概10-11月谈。

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