Verilog HDL阻塞赋值和非阻塞赋值笔记

1.

module test(
input wire clk,
input wire b,
output reg a,
output reg c
    );
    always@(posedge clk)
    begin
        a=b;
        c=a;
    end
endmodule

上面的代码在vivado中综合后的电路为：

2.

module test(
input wire clk,
input wire b,
output reg a,
output reg c
    );
    always@(posedge clk)
    begin
        a<=b;
        c<=a;
    end
endmodule

上面的代码在vivado中综合后的电路为：

3.

module test(
input wire clk,
input wire b,
output reg a,
output reg c
    );
    always@(posedge clk)
    begin
        a=b;
        c<=a;
    end
endmodule

上面的代码在vivado中综合后的电路为：

4.

module test(
input wire clk,
input wire b,
output reg a,
output reg c
    );
    always@(posedge clk)
    begin
        a<=b;
        c=a;
    end
endmodule

上面的代码在vivado中综合后的电路为：